更新时间：2024-04-25 18:54:49
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版权信息
关于本丛书
第2版前言
第1版前言
第1章 先进集成电路器件
1.1 概述
1.2 平面全耗尽绝缘衬底上硅（FD-SOI）MOSFET
1.2.1 采用薄氧化埋层的原因
1.2.2 超薄体中的二维效应
1.3 FinFET
1.3.1 三栅以及双栅FinFET
1.3.2 实际中的结构选择
1.4 碳基晶体管
1.4.1 碳纳米管
1.4.2 碳纳米管场效应晶体管
1.5 版图相关效应
1.5.1 阱邻近效应
1.5.2 浅槽隔离应力效应
1.6 基于gm/ID的设计方法
1.6.1 模拟集成电路的层次化设计
1.6.2 gm/ID设计方法所处的地位
1.6.3 gm/ID设计方法的优势
1.6.4 基于Vov的设计方法
1.6.5 gm/ID设计方法详述
1.6.6 基于gm/ID的设计实例
第2章 CMOS模拟集成电路版图基础
2.1 CMOS模拟集成电路设计流程
2.2 CMOS模拟集成电路版图定义
2.3 CMOS模拟集成电路版图设计流程
2.3.1 版图规划
2.3.2 版图设计实现
2.3.3 版图验证
2.3.4 版图完成
2.4 版图设计通用规则
2.5 版图布局
2.5.1 对称约束下的晶体管级布局
2.5.2 版图约束下的层次化布局
2.6 版图布线
2.7 CMOS模拟集成电路版图匹配设计
2.7.1 CMOS工艺失配机理
2.7.2 元器件版图匹配设计规则
第3章 Cadence Virtuoso 6.1.7版图设计工具
3.1 Cadence Virtuoso 6.1.7界面介绍
3.1.1 Cadence Virtuoso 6.1.7 CIW界面介绍
3.1.2 Cadence Virtuoso 6.1.7 Library Manager界面介绍
3.1.3 Cadence Virtuoso 6.1.7 Library Path Editor操作介绍
3.1.4 Cadence Virtuoso 6.1.7 Layout Editor界面介绍
3.2 Virtuoso基本操作
3.2.1 创建圆形
3.2.2 创建矩形
3.2.3 创建路径
3.2.4 创建标识名
3.2.5 调用器件和阵列
3.2.6 创建接触孔和通孔
3.2.7 创建环形图形
3.2.8 移动命令
3.2.9 复制命令
3.2.10 拉伸命令
3.2.11 删除命令
3.2.12 合并命令
3.2.13 改变层次关系命令
3.2.14 切割命令
3.2.15 旋转命令
3.2.16 属性命令
3.2.17 分离命令
3.2.18 改变形状命令
3.2.19 版图层扩缩命令
第4章 Siemens EDA Calibre版图验证工具
4.1 Siemens EDA Calibre版图验证工具简介
4.2 Siemens EDA Calibre版图验证工具调用
4.2.1 采用内嵌在Cadence Virtuoso Layout Editor工具启动
4.2.2 采用Calibre图形界面启动
4.2.3 采用Calibre查看器启动
4.3 Siemens EDA Calibre DRC验证
4.3.1 Calibre DRC验证简介
4.3.2 Calibre Interactive nmDRC界面介绍
4.3.3 Calibre nmDRC验证流程举例
4.4 Siemens EDA Calibre nmLVS验证
4.4.1 Calibre nmLVS验证简介
4.4.2 Calibre nmLVS界面介绍
4.4.3 Calibre LVS验证流程举例
4.5 Siemens EDA Calibre寄生参数提取（PEX）
4.5.1 Calibre PEX验证简介
4.5.2 Calibre PEX界面介绍
4.5.3 Calibre PEX流程举例
第5章 Calibre验证文件
5.1 Virtuoso Techfile
5.1.1 Virtuoso Techfile内容
5.1.2 修改示例
5.2 Virtuoso Layer Map
5.2.1 Virtuoso Layer Map内容
5.2.2 示例：Virtuoso Layer Map修改方法
5.3 Virtuoso Symbol CDF
5.3.1 Virtuoso Symbol CDF内容
5.3.2 示例：Virtuoso参数修改方法
5.4 SVRF语言
5.4.1 SVRF基本符号使用
5.4.2 SVRF基本math function
5.4.3 SVRF基本格式
