第1章 先进集成电路器件
1.1 概述
在过去的40年间，随着CMOS工艺特征尺寸的不断缩小，硅基超大规模集成电路（Very Large-Scale Integration，VLSI）也得到了飞速发展。值得注意的是，自从20世纪60年代集成电路工艺诞生以来，CMOS工艺尺寸的缩减一直遵循摩尔定律的基本法则（每18个月，单位面积上的集成电路器件数量增加一倍）。同时，工艺尺寸的变化也没有涉及体硅平面MOSFET，以及近年来发展的部分耗尽绝缘衬底上硅（Partially Depleted Silicon-on-Insulator，PD-SOI）MOSFET结构上的任何重大变化，如图1.1所示。尽管会在一定程度上增加器件掺杂分布等CMOS制造工艺的复杂性，但这类结构仍然可以较为容易地将栅长缩减到30nm左右（Lg=30nm），并有效控制了短沟道效应（Short-Channel Effects，SCE）。然而自从2010年以来，CMOS器件特征尺寸的缩减速度已经减缓，摩尔定律正受到严峻的挑战。这主要是因为在22nm及以下尺寸工艺中，现有的制造工艺无法可靠地实现纳米级掺杂分布，这也意味着器件成品的良率会受到极大影响。此外，对于纳米级的CMOS器件，硅晶格的掺杂物中不可避免的随机性会导致器件特性（如阈值电压Vth）的变化。同时，晶体管特征尺寸的减小使得栅极电压对导电沟道的控制愈加困难。泄漏电流成为纳米级晶体管最为严重的发展障碍。因此，在22nm工艺节点上，传统的体硅结构CMOS工艺发展已经接近极限，为了延续摩尔定律，体硅器件结构必须得到重大改进。
图1.1 传统的MOSFET结构横截面
a）体硅平面MOSFET b）具有氧化埋层的部分耗尽绝缘衬底上硅MOSFET
对于体硅和PD-SOI CMOS晶体管来说，特征尺寸L的极限大约为30nm。我们熟知的应变硅沟道技术和金属/高k栅堆叠技术都无法使经典的CMOS工艺技术延伸至22nm以下的尺寸。因此我们就需要崭新的结构来延续摩尔定律。在这种情况下，平面全耗尽绝缘衬底上硅（Fully Depleted SOI，FD-SOI）MOSFET和三维晶体管（也称为三维FinFET，见图1.2）应运而生。这两种结构都需要超薄、无掺杂的体，这样体端就可以通过电气耦合到栅极。其中FD-SOI MOSFET包含传统结构（见图1.3a）和具有薄的氧化埋层以及衬底重掺杂地平面的两种结构（见图1.3b）。
图1.2 基本的准平面FinFET结构
a）三维视图（没有显示衬底） b）二维源-漏横截面视图 c）顶视图
基本的平面FD-SOI MOSFET如图1.3所示，它是由PD-SOI技术发展而来。除了需要将约10nm厚的超薄体（Ultra-Thin Body，UTB）与源极/漏极合并，FD-SOI MOSFET的工艺流程与传统的体硅MOSFET基本相同。超薄的全耗尽体可以使得栅极（前栅）与衬底（背栅）进行电气耦合。此外，薄的氧化埋层也促进了电气耦合，使得阈值电压Vth与衬底掺杂浓度、超薄体厚度（tSi）和氧化埋层厚度（tBOX）密切相关。相应产生的短沟道效应和器件缩放比例也由这些厚度所决定。
图1.3 基本的平面FD-SOI MOSFET的横截面图
a）传统的具有厚氧化埋层的器件 b）具有薄氧化埋层和衬底重掺杂地平面的纳米级器件（地平面可以作为背栅使用）
早期的FD-SOI MOSFET只使用一个栅极工作（虽然衬底可以被认为是第二个栅极），但FinFET通常使用两个甚至三个栅极进行工作。这两种新型器件都依赖于超薄的体来帮助控制短沟道效应，而体硅MOSFET则使用复杂的掺杂分布来控制短沟道效应。如图1.2所示，FinFET利用第三个垂直的空间来完善结构，因此相比于FD-SOI MOSFET，FinFET是一种更全面的革新。本质上，FinFET是一个垂直折叠的平面MOSFET，它的栅极层叠，呈鳍形包裹在超薄体上，并且器件的宽度由鳍形的高度来定义。除了在标准拓扑结构中生长垂直的鳍形栅，三维FinFET的工艺流程与传统MOSFET基本相同。这种结构最早于1991年提出，但直到2000年前后才得到快速发展。大多数FinFET都是双栅结构，两个有源栅极位于两侧。如果是三栅结构，则第三个栅极可以位于鳍形栅的顶部。与FD-SOI MOSFET相同，超薄体电气耦合到侧壁的栅极上，并且厚度tSi决定了短沟道效应和器件缩放率。
得益于这两种新型晶体管技术的快速发展，More Moore（深度摩尔）、More than Moore（超越摩尔）、Beyond CMOS（新器件）成为了晶体管新的发展方向。国际半导体工艺发展路线图（见图1.4）预测了CMOS器件特征尺寸的发展趋势，最新的3nm工艺已在2022年开始大规模量产。到2025年，新的2nm工艺或将进入试产阶段。
图1.4 国际半导体工艺发展路线图（CMOS器件特征尺寸）