1.2.1 采用薄氧化埋层的原因

对于FD-SOI MOSFET，薄的氧化埋层存在一些不利的影响，但之前讨论过的多种优势仍然使其成为纳米级CMOS器件的重要组成。比如，具有地平面的薄氧化埋层增强了对短沟道效应的控制，并使得阈值电压可控，但也使得工艺材料和过程复杂化，同时也在一定程度上影响了电荷耦合效应，降低了CMOS器件的工作频率。

1. 厚氧化埋层的电场散射

厚氧化层中（对于传统SOI MOSFET，t_BOX为100～200nm）的电场散射（见图1.5b）是阻碍FD-SOI向100nm以下尺寸发展的主要瓶颈。由于存在厚的氧化埋层（同时存在地衬底），在纳米级FD-SOI MOSFET中，一维横向电场完全淹没在漏极/源极产生或散射的二维电场中。从物理角度看，这个电场源自源极/漏极耗尽电荷，并终止于SOI的体/沟道中。该电场不但会增强SOI体中二维效应引起的短沟道效应，还会增加亚阈值电流。

为了模拟氧化埋层电场散射，并了解其影响，我们结合超薄体中的二维泊松方程［式（1-1）］对FD-SOI MOSFET进行亚阈值分析。

而氧化埋层中的拉普拉斯方程为

我们求解式（1-2），假设两个偏微分不是强关联的，并从解中定义一个有效背栅偏置电压V_GbS(eff)来近似式（1-1）中的背栅边界条件，就可以定量分析电场耦合效应，也就可以得到

将式（1-2）中的解用于式（1-4），从而得到式（1-4）中ϕ（x，y）的解：

该解定义了弱反型区中的电流。在式（1-3）中，E_y0为超薄体-氧化埋层界面处（x=t_Si），靠近源极一侧（y=0）的横向电场，它取决于式（1-1）的解。此外，对于式（1-2）的解，κ和γ用于定义与x无关的有效横向边界条件（在y=0和y=L_eff处）的小于单位1的加权因子，它们只和t_BOX有关。数值模拟表明，当t_BOX=100nm时，κ≈0.9，γ≈0.7，而且它们随着t_BOX的增加而降低。

我们注意到V_GbS(eff)>V_GbS，这意味着在超薄体中存在反型的趋势。且对于长沟道L_eff和薄的t_BOX，V_GbS(eff)趋近于V_GbS。同时，当t_Si变薄时，E_y0和电场散射开始降低。由于氧化埋层的电场散射，式（1-3）中的E_y0和V_DS都会增强短沟道效应，除了减薄t_BOX和t_Si。需要注意的是，通过降低V_GbS(eff)和阈值电压的耦合和增加沟道的前栅控制，减薄t_BOX则会直接降低氧化埋层电场散射对短沟道效应的影响。

2. 减薄氧化埋层厚度的益处

基于之前对模型的讨论，我们知道减薄氧化埋层是抑制氧化埋层电场散射最直接的方法。然而，这种方法需要大幅度减薄t_BOX。对于纳米级L_g，二维数值器件的模拟结果显示，要有效降低短沟道效应的影响，必须使得t_BOX小于25nm。

对于具有地衬底和薄氧化埋层的FD-SOI MOSFET，二维数值器件模拟结果表明我们需要将L_eff/t_Si的比值控制在3.5～4，才能将短沟道效应控制在有效范围之内。而传统的厚氧化埋层FD-SOI MOSFET则需要L_eff/t_Si≅5。所以，由于t_Si=5nm和突变源/漏结的下限限制，薄氧化埋层FD-SOI MOSFET的特征尺寸可以缩小至L_g=18nm，这个尺寸突破了传统厚氧化埋层设计所认为的L_g=25nm的下限。虽然减薄氧化埋层可以抑制氧化埋层的电场散射，但这种抑制作用不是提高薄氧化埋层FD-SOI MOSFET应对短沟道效应的主要因素。数值器件模拟结果表明在亚阈值情况下，由薄氧化埋层和地衬底定义的非对称性，使得器件的体中具有较大的空间常数E_xc。而且，当L_g按比例缩小时，与厚氧化埋层器件中可忽略的横向场（见图1.6）相反，该电场通过将主要电流或者最大的泄漏源/漏通路限制在（前）栅表面，有助于抑制超薄体中的二维效应。此外，超薄体中大的E_xc直接意味着氧化埋层中存在较高的横向电场，这也有助于抑制氧化埋层的散射效应。换句话说，在薄氧化埋层MOSFET中，超薄体中较小的横向电场二维效应，以及减小的氧化埋层散射效应实现了对短沟道效应更优的控制。需要注意的是，较大的E_xc值可以通过对厚氧化埋层加载大的衬底偏置电压来实现，也就意味着可以实现更优的短沟道效应控制。

图1.6 薄氧化埋层和厚氧化埋层FD-SOI MOSFET的电势变化（电势斜率为E_xc）

3. 薄氧化埋层的设计挑战

减薄氧化埋层厚度会增加电荷耦合系数，从而增加有效体电容C_b(eff)。C_b(eff)定义了低电压V_GS时的本征栅电容。反过来，降低t_BOX会增加长沟道系数[S=(kT/q)lg(1+r)]，降低I_on。由较大E_xc引起的载流子迁移率下降，也会进一步降低I_on。同时，相比于厚氧化埋层结构，由于存在更大的C_b(eff)和更小的I_on，薄氧化埋层会产生更大的传播延时。实际上，在厚氧化埋层结构中，因为C_b(eff)≅0。同时，薄氧化埋层结构的传播延时也要大于双栅FinFET结构。这是因为双栅FinFET中，低V_GS时的栅电容可以忽略，这使其具有较大的速度优势。事实上，随着氧化埋层厚度逐渐减薄到t_ox，所有有益的电荷耦合效应都会受到影响。事实上，薄氧化埋层会产生更大的寄生源/漏-衬底电容C_S/D，进一步降低器件的工作速度。有仿真表明，由于较大C_S/D的影响，薄氧化埋层FD-SOI环振的延迟时间比厚氧化埋层大20%以上。

此外，具有薄氧化埋层的衬底性能也会影响FD-SOI器件的特性。对于典型的低掺杂SOI衬底，衬底耗尽倾向于加剧薄氧化埋层的电场散射。虽然采用地平面的重掺杂衬底可以缓解这种影响，但我们需要选择性地掺杂NMOS和PMOS器件的衬底，这会使得工艺复杂化，从而进一步增大C_S/D，降低工作速度。最后，因为传统SOI结构的衬底都需要接地电位，所以对于pMOSFET的共模衬底-源偏置V_GbS=-V_DD。在薄氧化埋层结构中，这种连接会增加泄漏电流。