1.3 高速电路的SI、PI和EMI

半导体工艺向高速度、高密度的不断发展，对芯片与系统的设计提出了严峻挑战。一方面，面临的问题日趋复杂；另一方面，允许解决问题的时间越来越短。

下面讨论高速数字系统设计面临的3个重要问题——信号完整性（Signal Integrity，SI）、电源完整性（Power Integrity，PI）和电磁完整性（Electromagnetic Integrity，EMI）。SI保证数字电路的正常工作和芯片或系统间的正常通信；PI保证电子系统拥有可靠的系统供电和噪声抑制；EMI保证PCB板级电路系统不干扰其他系统或者被其他系统所干扰。SI、PI和EMI缺一不可，我们必须同时保证3个完整性。本书的EMI特指高速数字系统电路级互连的电磁兼容（EMC）品质。与传统电磁兼容的研究对象不同，这里的EMI研究对象只限于PCB及封装以下电路的高速信号及对应的高速互连。传统EMC设计大多以宏观电路的电磁辐射为研究对象，即在出现EMC问题后在系统外采取措施进行补救。对于当今的高速数字系统而言，这种方法的有效性大打折扣。如何在电路和互连设计阶段解决潜在的EMC问题才是解决高速数字系统的根本途径。故本书特此选用了电磁完整性（EMI）这一术语，用于特指高速数字系统中电路和互连级的EMC问题。电磁完整性就是微观电路级的EMC。其缩写与电磁干扰（ElectroMagnetic Interference，EMI）相同，希望不会引起读者的混淆。本书中EMI缩写所研究和关注的重点是电路板中高速数字系统的EMC设计与分析技术。

功率传输是半导体器件的粮食，如果没有给半导体提供及时连续的功率输送，半导体电路就会出现可靠性问题。早期IC的工作频率低、电压容限大、固有功耗低，功率传输容易满足，电源完整性（PI）问题并没有凸现出来。随着半导体工艺和封装集成的发展，更多的晶体管集成到单个芯片中，处理器和芯片的功耗不断增加，供电电压不断减小，电压噪声容限也随之减小。图1.3描绘了处理器功率分配的发展趋势。功耗从5 W增加到200 W，相应的电压从5V下降到1.0V以下，而工作频率从386的16MHz上升到Itanium（安腾）的3GHz以上。这种发展趋势迫使电源分配网络（Power Distribution Network，PDN）的目标阻抗（衡量PDN的一个重要参数，在第2章有详细的讨论）不断下降，ITRS对处理器目标阻抗的预测如图1.4所示。2003年，150 W 1.2V Itanium处理器的目标阻抗为0.5mΩ；到2010年，218 W 0.6V的处理器的目标阻抗低至0.1mΩ。在这种高功耗需求情况下，给集成电路提供干净的参考电压以及有效管理系统中由PDN引起的噪声耦合，已经成为当今高速数字系统设计的主要瓶颈。

图1.3 处理器功率分配的发展趋势

图1.4 ITRS对目标阻抗的预测

随着集成和封装工艺的发展，SoP将成为高速数字处理器、存储器、射频模拟电路、传感器、MEMs、光电器件等异类功能集成最有前途的解决方案。这种集成要求微系统同时具有通信和计算能力。通过嵌入电感器、电容器、电阻器、波导和滤波器等，SoP提供了封装-芯片协同设计的优良系统集成解决方案。在这种3D异类集成系统中，处理好不同模块之间通过PDN耦合产生的噪声是SoP设计的一个主要课题。高速数字处理器产生噪声通过PDN耦合到其他噪声敏感电路上，引起严重的锁相环（PLL）抖动和RF振荡器的相位噪声，进而引发时序容限、噪声容限的减小和误码率的增加。图1.5清楚地描绘了SoP中经由PDN耦合的噪声以及引起的信号完整性、电磁完整性和电源完整性问题。晶体管的同时开关行为需要吸取大量的瞬时电流，导致了供电轨道电压的波动，电压波动在PDN上传播形成分布式电源噪声。电源噪声通过PDN耦合到信号线上，引起信号畸变，眼图闭合。电源/地平面构成的谐振腔很容易被高速数字信号的返回电流和同时开关噪声（SSN）激励而发生谐振，导致电源平面的电源噪声和边缘上严重的电磁辐射。在其他形式的三维载体中也存在同样的问题，如片上系统（SoC）和印制电路板（PCB）、多芯片模块（MCM）、封装内系统（SiP）等。

图1.5 SoP中电源噪声耦合及其影响

高速系统的研究重点已经逐渐从SI转移到PI领域。PDN是电子系统最庞大、最复杂的互连结构，系统上所有元器件都直接或间接地连接到PDN上，约40%的互连空间用于PDN布局和布线。分析这种复杂网络产生的噪声以及噪声的传输和耦合非常困难。PDN的设计不仅与PI直接相关，与SI和EMI也是紧密相连的。换句话说，PDN的设计及其噪声管理影响了系统的所有方面。必须指出，IC与系统集成的快速发展正在使得这些问题日益突出，而且有更加恶化的趋势。