1.以例3.1为参考，尝试实现一个同步复位的计数器，并分析VHDL代码执行逻辑以验证其有效性。
2.以例3.11为参考，尝试使用case语句来实现一位全加器。
3.以例3.12为参考，尝试使用generate语句实现三位加/减法器。
4.以例3.13为参考，尝试编写对3bit数据取模操作的函数。
