更新时间：2022-05-06 17:42:20
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内容简介
前言
第1部分 VHDL技术
第1章 VHDL程序的结构
1.1 库和包集
1.2 实体、构造体和配置
1.3 课后习题
第2章 VHDL语言规则
2.1 常量、信号和变量
2.2 数据类型
2.3 运算操作符和属性
2.4 课后习题
第3章 VHDL主要描述语句
3.1 顺序语句
3.2 并行语句
3.3 子程序
3.4 课后习题
第4章 VHDL组合逻辑电路设计
4.1 4-16译码器
4.2 具有三态输出的8位4输入复用器
4.3 16位桶形移位器
4.4 课后习题
第5章 VHDL时序逻辑电路设计
5.1 带异步清零端的模10计数器
5.2 带同步清零端的4位移位寄存器
5.3 多路输出的时钟分频器
5.4 课后习题
第6章 VHDL状态机设计
6.1 状态机基本组成部分
6.2 状态机设计实例
6.3 课后习题
第7章 VHDL设计实例
第2部分 Verilog技术
第8章 Verilog程序结构
8.1 模块的端口定义和I/O说明
8.2 数据类型定义
8.3 功能描述
8.4 课后习题
第9章 Verilog语言规则
9.1 数字和字符串
9.2 数据类型
9.3 运算符
9.4 属性
9.5 课后习题
第10章 Verilog主要描述语句
10.1 赋值语句
10.2 if语句
10.3 case语句
10.4 循环语句
10.5 时间控制
10.6 块
10.7 结构化过程
10.8 课后习题
第11章 Verilog组合逻辑电路设计
11.1 4-16译码器
11.2 具有三态输出的8位4输入复用器
11.3 16位桶形移位器
11.4 课后习题
第12章 Verilog时序逻辑电路设计
12.1 带异步清零端的模10计数器
12.2 带同步清零端的4位移位寄存器
12.3 多路输出的时钟分频器
12.4 课后习题
第13章 Verilog状态机设计
13.1 状态机基本组成部分
13.2 状态机设计实例
13.3 课后习题
第14章 Verilog设计实例
14.1 实例一（半加器）
14.2 实例二（4-2编码器）
14.3 实例三（优先编码器）
14.4 实例四（乘法器）
14.5 实例五（16位并入串出寄存器）
14.6 实例六（行波计数器构成的13倍分频器）
14.7 实例七（LFSR构成的13倍分频器）
14.8 实例八（交通信号灯）
14.9 实例九（字符序列检测状态机）
14.10 实例十（IIC协议-主机写数据）
14.11 实例十一（IIC协议-主机读数据）
14.12 实例十二（可综合IIC协议读写功能实现）
14.13 实例十三（SPI协议）
第3部分 系统设计
第15章 HLS高层次综合
15.1 实验一 创建HLS工程
15.2 实验二 使用TCL命令接口
15.3 实验三 使用Solution进行设计优化
第16章 MIPS架构处理器设计
16.1 总体结构设计
16.2 MIPS架构单周期设计总体连接及仿真验证
16.3 课后习题
第17章 RISC-V架构处理器设计
17.1 RISC-V处理器设计
17.2 基于RISC-V的邻接互连处理器仿真验证
17.3 课后习题
第4部分 基于人工智能的目标检测
第18章 基于FPGA C5SoC的MobileNetV1 SSD目标检测方案设计
18.1 背景介绍
