1.2 高密度集成电路封装技术现状及发展趋势

随着IC电路集成度按摩尔定律以每18个月增长1倍的速率快速增长，电路I/O数也按照Rent定律快速增加；随着便携式电子产品朝着小型化、薄型化等方向快速发展，IC电路封装也随之朝着更小、更薄、更多引脚数等方向快速发展。

20世纪70年代，IC电路封装主要采用两边引线的DIP封装，将封装电路的引脚插入印制电路板（Printed Circuit Board，PCB）的通孔中，由浸锡法进行钎焊实装，出现了较小型的S-DIP封装。20世纪80年代，电子封装进入表面贴装技术（Surface Mount Technology，SMT）时代（见图1.1）。其典型的封装形式为SOP，同时出现了多种适合表面贴装的小型引脚型封装。为了实现逻辑器件的小型化，发展了薄小外形封装（Thin Small Out-line Package，TSOP）、甚小外形封装（Very Small Out-line Package，VSOP）、超小外形封装（Ultra Small Out-line Package，USOP）等；为了实现存储器件的小型化，发展了PLCC、SOJ等；为了提高封装的可靠性，发展了陶瓷无引线芯片载体封装LCCC；为了提高封装的I/O引脚数，发展了陶瓷或塑料的针栅阵列封装PGA，I/O引脚数可超过100个。这个时期的电子封装呈现了多样化、全面发展的状态［1-3］。

20世纪90年代，电子封装进入以全硅圆片型封装、三维封装为代表的第三次技术变革时期（见图1.2）［4-10］。为适应IC芯片多引脚数的要求，发展了将引脚布置在封装体四边的四边扁平封装（Quad Flat Package，QFP）和引脚载带封装（Tape Carrier Package，TCP）等封装形式。其引脚节距由1.27mm逐渐变窄至0.80mm、0.65mm、0.50mm，直至0.30mm。当节距缩小至0.25mm时，引脚端子之间的共平面性及难以对准等问题使实装工艺难以实现，引脚节距很难进一步变窄。仅仅依靠在引线框架的4个周边布置引脚端子的四边引线封装结构已难以适应IC芯片多引脚数的发展需求。以微焊球或焊料凸点代替引线、以平面阵栅排列代替四边引线的BGA、CSP等超小型、超多端子高密度封装结构随之出现，并获得了快速的发展。BGA包括P-BGA（Plastic Ball Grid Array）、T-BGA（Tape Ball Grid Array）、C-BGA（Ceramic Ball Grid Array）、FP-BGA（Fine Pitch Ball Grid Array）、FC-BGA（Flip Chip Ball Grid Array）等多种结构形式；CSP也包括采用挠性封装基板的F-CSP、采用陶瓷封装基板的C-CSP、薄膜型CSP、少端子CSP、D2-BGA型CSP、叠片式CSP、硅圆级封装（WLP）型CSP等不同的结构形式。

进入21世纪以后，直径为300mm、特征尺寸为0.12μm的IC芯片达到了批量生产水平，MPU时钟频率达到1.75GHz，集成度达到4×107个晶体管/芯片，DRAM的集成度达到2Gbit/芯片。随着IC芯片性能的飞速提高，对电子封装技术也提出了更苛刻的要求，主要包括：①芯片尺寸达到40mm×40mm；②封装引脚数达到1000～1500个；③单芯片功耗达到10～175W；④封装总厚度减薄至0.50～2.0mm；⑤半导体结构的最高温度小于85℃；⑥为了充分发挥芯片功能，需要解决芯片内、芯片外信号传输及干扰等问题。为了适应数字网络时代电子设备朝着小型化、轻量化、薄型化和高性能化发展的需要，高I/O数、窄节距、高性能的FC-BGA、FC-CSP及三维封装技术成为发展热点[11-15]。

电子封装的作用主要是保护IC电路的电气特性，实现芯片与基板或引线框架之间的电气连接，保护芯片表面及连接引线，使电气特性及机械特性脆弱的芯片免受外力损伤及外部环境的腐蚀。电子封装还具有应力缓冲功能，使芯片与基板之间由于热膨胀系数（Coefficient of Thermal Expansion，CTE）不匹配引起的内应力得到缓冲吸收。在湿度、温度等外部环境变化时，电子封装使芯片产生的内应力得到缓冲吸收，防止芯片损坏失效。电子封装还具有调控引线节距的能力，可将芯片微细引线节距进行设计调整，以满足与封装基板的电气互连工艺。例如，可以将亚微米（0.1μm）特征尺寸的芯片电极凸点调整到十微米（10μm）的特征尺寸，再调控至百微米（100μm）的特征尺寸，甚至毫米（mm）的特征尺寸，以实现芯片在基板上的实装。

电子封装是一个多学科、多技术共融在一起的复杂工程，按照可实现的功能与作用，可分为零级、一级、二级和三级4个阶段。零级封装主要是在硅圆片上再布线、形成凸点等，即通过布线将芯片表面的I/O端子转换为平面阵列布置的焊料或金属凸点，以及凸点下面的金属化层（BUM）等，以便与封装基板（Interposer）微互连，尺寸约为10μm；一级封装主要是微互连、封接与封装，包括封装基板的材料、结构与制作，芯片与封装基板的微互连等，尺寸约为100μm；二级封装主要是在PCB板上的搭载、回流焊等，尺寸为100～1000μm；三级封装主要是指机器系统的组装，主要是将PCB与机器框架连接，形成机器系统。电子封装的发展趋势是通过系统设计，使独立分散型简单封装向集中统一型系统封装、生产主导型封装向设计主导型封装快速发展。

随着IC电路制造技术的快速发展，电子封装形式由传统的周边端子引出型封装（包括QFP、TSOP等）发展到平面阵栅引出型封装（包括PGA、BGA、CSP等）；芯片互连由金属引线互连发展到焊料微球或金属凸点互连；芯片封装数量由单个芯片封装发展到多个芯片封装。在多个芯片封装中，同一类芯片的封装（MCP）向不同种类芯片的系统封装（SiP）发展［16］。SiP可以将不同类型的多个芯片封装成一个系统，芯片之间可以进行信号存取和交换，而MCP中封装的多个储存器芯片则为同一种类型，芯片之间不能进行信号存取与交换，整体为一个多芯片模块。

为了实现电子系统的高速化，IC电路电气连接的布线长度应尽可能短。但是，随着布线长度的缩短及封装密度的提高，封装电路单位面积或单位体积内的发热密度迅速增加，IC电路的工作温度迅速升高，系统可靠性大幅降低，使用寿命缩短。因此，对IC电路封装模块及电子系统进行有效冷却成为一个核心问题。对于超级和大型计算机等，可采用液体冷却或介质相变冷却等昂贵的冷却技术，而对于笔记本电脑、手机等便携式电子设备则必须采用低成本的快捷冷却方式。因此，在IC电路的高速化、高密度化、多端子化、小型化、轻量化、高可靠性和高效散热之间存在着相互制约的矛盾。从芯片技术发展的趋势看，几乎所有的芯片功耗都会增加。如果IC电路芯片的功耗超过3W，则必须在封装中设置散热片或热沉，以提高散热冷却效率；如果芯片功耗达到5～10W，则必须采取强制冷却手段；如果芯片功耗超过100W，则达到空冷技术的极限。

如果电子信息产品的规模和功能不同，则所采用的IC电路功能、集成度不相同，IC芯片的端子数量也不相同。无论是高性能电子产品，还是便携式、低价格电子产品，IC芯片封装所需要的端子数都在随着产品的升级换代而呈现快速增加的趋势，其中高性能产品更是如此。随着IC芯片集成度的提高，IC芯片的输出端子数也必须增加。在IC芯片的集成度（G）与端子数（P）之间存在着Rent定理：

式中，K为比例常数，γ为Rent常数。引线I/O数成为决定封装结构及实装方式的关键因素之一。根据I/O数确定最终封装结构。根据理论推测，高密度电子封装主要朝着超小型封装、超多端子封装和多芯片封装等方向快速发展。

（1）超小型封装。超小型封装主要用于手机、便携式家电、PDA等电子产品，所用的IC芯片包括储存器芯片、民用电子设备专用芯片、便携电子设备专用芯片等。其中，储存器芯片的I/O数少于100个；对于民用电子设备专用芯片，随着芯片上系统（System on a Chip，SoC）技术的快速发展，其I/O数可控制在200～300个的范围内；对于便携式电子设备专用芯片，随着性能的不断提高，I/O数会增加。但是，设备的小型化限制了I/O数的大幅增加。因此，超小型封装的I/O数大多控制在300个左右。

为了提高竞争力，储存器芯片尺寸会继续减小，批量生产芯片的面积会控制在100mm2以下。逻辑电路芯片的端子数在100～300个的范围内，必须采用BGA封装。为了适应多端子和小型化的发展需求，平面成列布置端子的BGA封装具有更大优势。但是，从封装到基板的角度考虑，BGA封装加大了基板布线及布线引出的难度，基板必须采用基层多层板。

（2）超多端子封装。超多端子封装主要用于办公自动化设备、笔记本电脑、高频通信设备和巨型计算机等。对于办公自动化电子设备用IC芯片，端子数已超过500个；随着数据处理能力（宽带）的提高，信号传输I/O端子数不断增加；为了降低噪声和便于供电，电源接地用芯片的端子数也会增加；未来端子数超过1000个的IC电路将成为主流产品。对于高性能电子产品（高端系统）用IC芯片，端子数将达到3000～10000个。因此，今后多端子封装必须解决封装基板的低成本化难题，开发低成本的积层（Build-up）多层基板。另外，为适应高速信号运行与传输的需求，必须开发微细布线的薄型封装基板（Interposer）及埋入电容的封装方式，并进一步提高封装的可靠性，尤其是大型IC封装体实装在母板上的可靠性。

I/O端子数超多的封装必须采用BGA封装，不仅可以适应IC芯片的多端子数，而且有利于实现高功率化和高速化。当信号传输频率达到GHz级别时，IR（电流强度与电阻的乘积）降落（Drop）问题，即电压降落问题，以及由布线造成的信号传输延迟等，都会成为影响IC电路封装的重要因素。当电源电压降低后，功耗就会增加，即单位功耗的电流增加；布线微细化会引起封装内部的布线电阻增大，IC电路封装体内外布线引起的延迟、噪声等将成为难以解决的问题。因此，必须尽量缩短IC电路及封装体内的电源线、GND线及信号线的长度，倒装芯片型BGA封装成为主流的封装产品。

（3）多芯片封装。多芯片封装主要应用于手机、笔记本电脑等便携式电子产品及光电模块、高频模块等领域，以实现电子产品的高性能化、小型化和低成本化。芯片的微互连方式，如引线连接和倒装焊凸点连接等，技术都已经成熟，正在朝着两种引线方式共存的方向发展。多芯片叠层封装包括两芯片叠层封装、三芯片叠层封装、四芯片叠层封装等，都已经实用化。多芯片叠层封装不仅实装面积小、可实现轻量化，还可以实现大容量复合储存。同时，通过将控制用芯片、快闪储存芯片和SRAM芯片等具有不同功能的多个芯片封装在一个封装体中，可实现封装系统的多功能化，也被称为系统封装（System in Package，SiP），实现与SoC同样的功能。但是，SiP的推广使用，必须解决几个关键技术，包括：①SiP设计环境、模拟环境的构筑技术，包括平面布置图、信号输入/输出、热处理等；②SiP制造技术，包括芯片表面的多层互连技术、微凸点制作技术、超薄芯片研磨技术、多芯片叠层及封装技术等；③性能检测技术，包括测试简易化技术、裸芯片检查技术、可靠性检验方法等。

为了实现电子封装的高密度化、小型化、薄型化、柔性化、多功能化，近年来出现了多种IC电路封装形式，主要包括以下几种。

（1）球栅阵列封装（BGA），最初开发的平面阵栅布置端子的封装方式针栅阵列封装（Pin Grid Array，PGA），采用导热性良好的陶瓷基板，适合高速度、大功率器件的应用［17-18］。但是，由于其引脚向外突出，必须采用插入式实装而无法采用表面贴装，再加上陶瓷基板价格昂贵，使之仅限于用在较特殊的用途上。随后，出现了球栅阵列封装（Ball Grid Array，BGA）。由于BGA的端子采用平面球栅阵列代替PGA的针栅阵列，因此BGA与其他实装技术相比具有许多优点，包括：①实现了小型化、多端子化，端子数超过400个；②通过熔融焊球表面张力的自对准作用，实现了多端子一次回流焊的表面贴装；③生产成本较低，与现有QFP生产线具有匹配性，无须改造生产线即可进行BGA产品生产。

BGA主要包括P-BGA（Plastic Ball Grid Array）、T-BGA（Tape Ball Grid Array）和FC-BGA（Flip Chip Ball Grid Array）3种类型。P-BGA是最早开发的BGA结构。将P-BGA的引脚端子换成便于表面贴装的球形端子，封装基板采用有机基板代替陶瓷基板，芯片与封装基板之间的电气互连采用键合（Wire Bonding，WB）方式（见图1.3）。P-BGA用封装基板分为单层（双面）和多层两种类型。其中，多层BGA又可分为增强型E-BGA（Enhanced BGA）和高密度型A-BGA（Advanced BGA）等。BGA的芯片电极面朝下，芯片背面黏附散热膜，多层基板采用多层三维立体互连布线方式，有利于高频信号传输，降低热阻，基板与封装结构设计具有较大的自由度。T-BGA采用TCP（Tape Carrier Pakacge）技术，便于封装基板的布线图形微细化和半导体芯片键合凸点的微细化，具有薄型化、低热阻化、高频传输、精细布线等特点，适合多I/O数的高密度封装。

FC-BGA适合I/O数大于1000个的高密度封装。在FC-BGA的基础上，还出现了各种CSP形式。在P-BGA的基础上，出现了FP-BGA；在T-BGA的基础上，出现了TF-BGA。此外，采用陶瓷基板的C-BGA、芯片叠层式的S-BGA（Stacked BGA）等也被开发。为了进一步实现封装的小型化，在BGA的基础上发展了CSP技术。

（2）芯片级CSP，定义为“封装面积与裸芯片尺寸相等或略大的封装总称”，是一种超小型封装结构，其封装面积与裸芯片面积之比小于1:1.2（见图1.4）[19-21]。双列直插式封装（DIP）的这一比值为1:8，四边扁平封装（QFP）的这一比值为1:7.8。按照封装结构形式，CSP分为两大类，包括：①由平面栅阵布置引脚的封装演变而来的进一步小型化的BGA、LGA封装产品；②由周边布置引脚的封装演变而来的进一步小型化的小外形且没有引线的封装产品（SON和QFN）。

目前，多种CSP产品已被开发，它们名称各异，可按照封装基板材料和封装结构进行分类。封装基板材料可分为聚酰亚胺薄膜基板、环氧/玻璃布基板和陶瓷基板3类。IC芯片的电极面与封装基板的连接关系，可分为电极面朝上型（Face-up）和电极面朝下型（Face-down）两种。3类不同的基板材料和两种芯片放置方式可组合6种BGA结构形式。

芯片电极面朝上的FC-CSP产品最早进入市场。这类CSP的内部互连采用引线连接方式，可采用已有的电子封装生产设备，主流产品的引线端子节距为0.8mm，封装基板沿用标准PCB基板的制作技术。芯片电极面朝下型CSP产品包括：采用陶瓷封装基板、内部倒装片互连的陶瓷型CSP产品，采用环氧/玻璃布封装基板、内部倒装片互连的塑封型CSP产品，以及采用芯片表面黏附聚酰亚胺薄膜载带基板、内部金属框架或特殊通孔互连的带载型CSP产品。它们都已广泛应用于实用电子设备中。

CSP具有下述特点：①封装面积更小，只有相同引脚数QFP的1/4；②封装厚度更薄，可薄至1mm；③易实现表面贴装，贴装公差约为±0.3mm；④介电常数更小、介电损耗更低、传输阻抗小、抗干扰性强、噪声低、屏蔽效果好；⑤可单独进行直流或交流老化、筛选试验；⑥与裸芯片相比，更易确保产品质量及可靠性；⑦散热效果更好；⑧与QFP、BGA相比，CSP具有更短的电路互连长度，可明显改善产品的电气性能和散热性能。

CSP实装工艺与SMT兼容。外部端子节距为0.5mm以上的CSP产品，可采用成组方式进行再流焊实装。不同生产线生产的同类产品可以互相交换，易于实现大规模、低成本生产，降低制造成本。

（3）挠性载带型（μ-BGA），在高尺寸稳定性的聚酰亚胺薄膜表面上，通过电镀铜箔或模压铜箔方式形成挠性覆铜板（FCCL）；涂敷光刻胶，曝光显影，在PI薄膜表面形成印制电路图形及连接焊盘，形成挠性电路板。将IC芯片电极面的焊料微球与挠性电路板的焊盘精确对准，通过波峰焊实现芯片与挠性电路板的电气连接。先在芯片与挠性电路板之间夹一层合成橡胶缓冲层膜，厚度约为125μm；然后采用有机硅树脂等封装料对引线键合部位进行模注封装；最后切片完成封装。

在这种封装结构中，焊料微球的球栅阵列范围比芯片尺寸范围还小，显著缩短了连接引线的长度，大大降低了电路寄生电容。由于热量从芯片背面散发，比较容易采取有效的散热措施，避免热量集中，导致芯片工作温度过高。芯片上的电极焊料凸点或焊球，既可采用四周排列方式布置，也可采用平面阵栅方式布置。对于平面阵栅，挠性PI薄膜载带可以扩展凸点的节距。μ-BGA的挠性载带基板和合成橡胶缓冲层膜可以充分吸收凸点部位由于硅芯片与基板的热膨胀系数不匹配而产生的内应力，明显提高产品的可靠性。封装产生的内应力可能会集中在键合点上和载带界面上，对产品的可靠性具有明显的影响。为了缓冲这些内应力，在引线键合时，可将引线设计成S形。芯片焊装后，无须采用底填料填充。

芯片上凸点的节距为45～95μm，挠性聚酰亚胺薄膜载带上的导体线路宽度为50μm，长度为1.3～4.3mm，寄生电感（L）为0.7～2.4nH，寄生电容（C）小于0.1F，可控制在BGA的1/2水平上。

（4）薄膜型CSP，主要用于存储器芯片封装，其基本封装结构如图1.5所示。通过芯片上的金属布线形成互连电路，将芯片上的电极和焊料凸点连接贯通。金属布线层通过薄膜工艺形成，芯片电极布置在芯片侧面，外表面I/O端子的焊料微球布置在CSP外表面的任何位置，易于实现封装的标准化。薄膜型CSP不采用金属引线键合，芯片上电极面积设计得很小，有利于实现产品小型化。

金属布线在IC电路制造的后道工序完成（见图1.6）。采用光敏聚酰亚胺树脂溶液涂膜光刻制图工艺，形成金属布线图形和焊料凸点。该工艺主要过程为：将光敏聚酰亚胺树脂溶液（Photosensitive Polyimides，PSPI）涂敷在芯片钝化层的表面，经前烘、曝光、显影、漂洗、固化形成第一金属布线层；通过电镀铜形成导电层膜，涂敷PSPI层膜后，再经光刻得到第二金属布线层；重复该过程，可得到多层立体互连金属电路和电极焊盘。

聚酰亚胺作为层间绝缘层具有许多优点，热膨胀系数（Coefficient of Thermal Expansion，CTE）与硅芯片接近，可有效缓冲封装树脂层与芯片之间的热应力。另外，聚酰亚胺层膜具有优异的电气绝缘性能，可有效阻挡焊料。焊料凸点可采用传统方法制作，利于实现低成本化。

D2-BGA（Die Dimension BGA）型CSP的制作首先需要在聚酰亚胺薄膜载带上开孔，经电镀形成内凸点，使内凸点与芯片电极电气互连。设计载带上导体布线，封装I/O焊料微球可采用扇入布置，也可采用扇出布置。D2-BGA的芯片需要采用环氧封装材料进行封装。如果焊料微球所占面积比芯片面积更小，则可不必采用环氧树脂封装。该封装的焊料微球间距可缩小至0.5mm，已经实现了批量规模生产。

D2-BGA制作工序从硅圆片切片开始，通过黏结胶膜将芯片电极面与带有布线电路图形和内凸点的聚酰亚胺薄膜载带的内凸点精准对位，加压、加热使内凸点与芯片电极实现电气连接，经过树脂封装，制作焊料微球，回流焊，清洗，黏附增强树脂基板，再切割成单个封装体（见图1.7）。

薄膜型CSP的制造由内凸点接合、树脂封装、凸点转换、制作外部焊料微球4个工序组成。其中，内凸点接合是采用聚酰亚胺胶膜将辅助基板与内凸点进行黏结而实现的。凸点转换先将经过树脂封装的芯片从辅助基板上剥离，然后剥离黏结着内凸点的聚酰亚胺薄膜，使与芯片焊接的内凸点成为片内电极，最后以印制法等传统方法制作外表微球。

薄膜型CSP不需要封装基板，将整个芯片包封在一个封装体内。封装树脂与芯片的热膨胀系数存在差距，经常会产生内应力。这些内应力会直接作用在焊点接合部位。由内应力引起的疲劳破坏成为影响封装可靠性的关键因素之一。薄膜型CSP的焊点疲劳特性优于裸芯片，模拟计算结果与试验结果是一致的。

（5）叠片型CSP，也叫芯片级三维封装，即在原来单芯片封装的基础上，将两块或多块芯片叠层封装在同一封装体内（见图1.8）。

两芯片CSP结构与单芯片CSP结构基本相似，先将两个芯片以电极面朝上方式叠放在聚酰亚胺薄膜载带基板上，使每个芯片电极分别与封装基板通过引线连接，然后通过树脂模注进行封装。该封装结构的外部引线节距为0.8mm，焊球按照平面阵栅布置。由于上下两个芯片都采用引线方式实现电气连接，下层芯片的引线与引线之间必须保持适当的空间，以免相互干扰，上层芯片需要限定引线长度，对搭载芯片的尺寸有特殊的要求，因此可以将尺寸不同的两种芯片进行组合封装，使储存芯片与逻辑芯片相组合，达到相得益彰的目的，封装面积可减少约40%。

三芯片CSP是将3个芯片按上、中、下叠层置入一个封装体中，采用高可靠、低价格的引线连接技术和塑料模注技术，可使芯片厚度减薄至0.15mm，达到或接近与两芯片CSP相同的封装厚度（小于或等于1.4mm）。将尺寸不同、功能不同的3种芯片进行叠层，如将控制用系统芯片、快闪储存器与SRAM芯片组合叠层，构成三芯片CSP，实现系统封装的超小型化；将3个具有相同功能的芯片（如储存芯片）进行叠层封装，可形成大容量多芯片储存器。三芯片CSP结构更加复杂，需要解决三大关键技术，包括：①0.15mm薄型硅圆片的研磨及装卸运输技术，从芯片背面研磨到硅圆片切片，在整个制造工序中，要求装卸运输工具能够解决薄型硅圆片翘曲、弯曲等引起的问题；②三芯片叠层黏结技术，包括超薄芯片的低应力黏结、芯片黏结区的精准控制、搭载位置的高精度等，还必须掌握能够耐受回流焊高温冲击的高耐热性胶膜黏结技术；③3层芯片的引线连接技术，能够连续自动引线键合，实现超短弧形引线键合、反向引线键合等精确控制，以及实现多维引线的间隙精确控制等。

（6）硅圆片级封装（Wafer Level Package，WLP）。无论是芯片还是封装体，尺寸越小，电气特性越优异，如延迟特性、信号波形保真性等［22］。对于单个芯片而言，其价格取决于每块硅圆片上可切割成单个芯片的数量；特征尺寸的微细化，有助于实现芯片的微型化。但是，对于传统芯片四周布线与外部连接，随着I/O端子数的不断增多，封装面积不断减小，引线连接愈加困难，直至达到了该技术的极限，封装的小型化遇到瓶颈难题。为此，人们提出了硅圆级封装概念。传统封装是先将硅圆片切割成单个芯片，然后将其安装到基板、引线框架、载带等载体上，先后完成封装。与传统封装不同的是，WLP技术以整个硅圆片为一个单位进行整体封装，芯片与封装连接等所有封装工序全部在硅圆片状态下完成，切割芯片则成为整个封装的最后一道工序（见图1.9）。由于每道工序都是在硅圆片上完成的，与对单个芯片分别进行封装相比，可大幅减少运输、装卡、对位等时间，可在大范围内进行相同的操作，显著降低生产成本。

WLP采用IC电路制造中的成熟工艺技术，实现了与芯片尺寸相等的真正芯片级封装。如果芯片尺寸缩小，则封装尺寸可同步缩小；如果同一硅圆片切割的封装体数量增多，即芯片尺寸缩小，则封装价格可随之降低。

Super CSP需要先在硅圆片上形成铜柱（Cu Post），在铜柱顶部形成焊料凸点，然后在硅圆片状态下进行树脂模注，最后完成封装（见图1.10）。具体制作过程为：先在硅圆片表面涂敷光敏聚酰亚胺（Photosensitive Polyimides，PSPI）树脂，经软烘、曝光显影、固化后形成聚酰亚胺绝缘层膜光刻图形，在膜上电镀铜箔，经光刻工艺形成金属布线和焊盘，在焊盘上制作铜柱凸点，用于电气连接；布线电路的铜导体厚度为微米级，由镀铜薄膜（溅射+电镀）曝光、刻蚀而成。铜柱凸点高度约为100μm，由铜柱与其上黏附的焊料微球组成。整个硅圆片表面由环氧树脂覆盖，只有铜柱凸点露出。这种结构无须树脂底填充，可确保可靠性。对于储存器芯片封装，铜柱凸点节距为0.75～0.80mm；对于系统芯片，铜柱凸点节距为0.4～0.5μm。

Super CSP制作过程包括再布线和模注成型两个步骤。

① 再布线。首先，在硅圆片表面涂敷一层PSPI溶液胶膜，经曝光、刻蚀、漂洗后形成PI层膜立体光刻图形。其次，高温固化，形成厚度约为5μm的PI绝缘层膜（见图1.11）；由溅射镀膜法在PI层膜表面沉积一层厚度为1～2μm的电镀铜种层（Plating Seed Layer）。最后，由半加成法形成再布线层，即先在电镀铜表面涂敷光刻胶，经软烘、曝光、显影、漂洗后得到金属铜布线图形；在开口部位电镀约为5μm铜层；剥离光刻胶后，贴覆干膜光刻胶，经曝光、光刻、显影、漂洗得到电镀铜柱用图形；通过电镀形成铜柱，高度约为100μm；将光刻胶膜剥离，同时除掉不再需要的溅射铜层。

② 模注成型。将完成再布线的硅圆片置于模注成型模具中，在硅圆片表面放置模注树脂坯块；加热加压，使树脂熔融并完全覆盖在硅圆片表面上，卸压后得到封装体。在此工序中，必须在模注树脂与模具压头中间夹一层树脂胶膜，以缓冲、吸收硅圆片上由铜柱引起的内应力。在完成模注工序后，除铜柱表面外，整个硅圆片表面都覆盖了封装树脂；之后，在整个硅圆片的表面范围内制作焊料微球或凸点；最后，按芯片尺寸切割成单个封装体（见图1.12）。

（7）三维立体封装（Three Dimension Package，TDP），三维立体封装主要包括芯片叠层（Chip On Chip，COC）［23］、硅圆片叠层（Wafer On Wafer，WOW）、封装叠层（Package On Package，POP）［24］等封装形式。三维立体封装具有最大的封装密度，有利于高速信号传输，可实现超大容量储存，并可显著降低成本。其制作过程如下。先在IC电路芯片表面的电极上制作金属凸点，通过倒装焊加热压合使其与基板的焊盘连接，再在芯片与基板的间隙中填充封装树脂。对芯片背面进行研磨使其减薄至设计厚度。在基板焊盘上制作共晶焊料微球形成CSP，厚度约为100μm。然后，将4个CSP上下叠层放进回流焊炉中加热，使微球熔化，形成三维多层立体封装结构，厚度约为0.4mm。实现三维立体封装的关键技术包括：①硅圆片的研磨减薄技术；②超薄芯片的运输、装载技术；③叠层载体的连接技术；等等。

芯片叠层三维封装是在研磨减薄的芯片表面，将多个芯片进行叠层，即以芯片叠层（COC）形式构成芯片叠层三维封装（见图1.13）。可采用该封装结构的芯片包括SRAM、快闪储存器等，将两个或多个芯片以电极面朝上的方式叠放在聚酰亚胺薄膜载带基板上，使芯片电极分别与CSP基板通过布线方式实现电气连接，通过模注环氧封装料完成封装。由于芯片很薄（约为150μm），在黏结、叠层每个芯片时，必须保证芯片及其下面的芯片不受损伤。

硅圆片叠层三维封装（WOW）是将完成扩散的硅圆片进行叠层、制作通孔、层间互连形成的叠层三维封装（见图1.14），主要包括两种制作方式。①将研磨很薄的硅圆片叠层、划片，形成小块叠层封装后，在小块叠层封装的侧面进行布线，实现各层之间的电气连接。该技术已经成熟，主要用于储存器芯片封装。由于芯片之间在侧面引线实现互连，连接线较长，因此电气特性较差。② 将完成扩散的硅圆片进行研磨减薄，在厚度方向形成直径约为10μm的微细孔，将微细孔电镀铜实现不同层硅圆片的电气互连，通过逐层叠加，逐步形成通孔，最终实现层间立体电气互接。这种结构的连接线最短，已成为三维封装的主要形式。

叠层三维封装在多媒体、机器人、生物医疗等领域具有重要的应用价值，将系统IC芯片封装技术、三维封装技术及微机械技术进行有机结合，可形成一个内容丰富的封装技术新领域。

（8）多芯片组件（Multi Chip Modulus，MCM）。传统的封装形式将单个芯片进行封装后安装在基板上。这种传统封装形式芯片之间布线连接引起的电气信号传输延迟与芯片内部的信号延迟相比，已成为不能忽略的因素，使得电子设备系统的整体性能受到明显影响[25-26]。将多块芯片同时一起封装后安装在高密度多层封装基板上，出现了多芯片组件（MCM），其可显著缩短芯片间互连线路的长度，减少电气信号的传输延迟。MCM是将多个IC电路以裸芯片状态搭载在封装基板上，经整体封装而构成的多芯片模块。MCM主要包括MCM-L（High Density Multilayer Laminated PCB，采用积层印制电路基板的MCM）、MCM-C（Co-fired Ceramic Substrate，采用多层陶瓷基板的MCM）及MCM-D（Deposited Organic Thin Film Substrate，采用由沉积铜层与聚酰亚胺薄膜层构成多层布线基板的MCM）。MCM-L是多个裸芯片在印制电路板上通过COB（Chip on Board）实装构成的；MCM-C是多个裸芯片通过倒装焊或引线键合法搭载在共烧陶瓷多层布线基板上构成的；MCM-D是在硅圆片上形成多层（6～8层）互连Cu/聚酰亚胺薄膜布线，搭载多个（16个）裸芯片，采用倒装焊方式构成的。MCM-D采用薄膜布线工艺方法，布线宽度可窄至10μm，通过绝缘薄膜的交替积层，可显著提高封装密度。

MCM的核心技术是基板技术（见表1.1）。MCM-L采用叠层结构的PCB作为封装基板，I/O数通常少于100个/in2（1in=25.4mm），适合工作频率低于50MHz的电气设备；MCM-C利用厚膜技术制作共烧陶瓷互连基板，工作频率在30～50MHz的范围内；MCM-D通过沉积金属薄膜形成多层互连基板，采用与IC芯片上器件相似的工艺，布线密度最高，I/O数大于2000/in2，主要用于高频（大于50MHz）领域。为了提高高速信号传输质量，将电源线、GND线等都布置在高密度互连基板的内部，基板布线采用金属铜镀层和聚酰亚胺绝缘层进行多层布线，形成了高密度封装基板技术。

MCM-L采用多层互连高密度PCB基板，制造成本最低，但塑封后无法修复。因此，采用质量有保证的芯片（KGD）、对塑封前芯片性能进行全面测试成为封装可靠性的保障，但这明显会提高制造成本。一般来讲，MCM-L的基板材料比较便宜，制造工艺比较简单，具有较高的性价比。

MCM-C采用散热性较高的陶瓷基板，制造成本高，比MCM-L具有更高的可靠性，主要用于航天、航空、军事装备、超级计算机、精密医疗电子设备等。MCM-C采用多层布线工艺，布线层数高达75层以上。这是其他MCM无法比拟的。随着陶瓷共烧技术的不断进步，MCM-C的制造成本也在不断下降，已经接近MCM-L，正在逐渐进入民用领域。

MCM-D在聚酰亚胺薄膜上，采用与芯片制造相似的布线工艺，成本最高。但是MCM-D的性能优势仍然吸引着众多公司参与该领域的竞争，目前MCM-D已占据整个MCM市场份额的40%以上。MCM-D采用类似IC电路的制造工艺，利用光刻技术制作多层互连基板，由于布线密度高、布线精细、间距小，主要应用于高频、高速IC电路，主要关键技术包括：①封装系统设计技术；②专用芯片制造技术；③高密度封装技术，如衬底材料、多层布线基板制作、多芯片组装等；④测试、老化和返修技术等。一个完整的MCM-D设计方案包括系统功能设计，版图布局与布线设计，版图电学、热学分析，可靠性分析，基板工艺设计及组装设计等。

MCM-D制造过程包括封装基板制作、多芯片组装、成品老化测试等步骤。封装基板制作采用多层布线工艺，即薄膜工艺，在硅圆片上以铜或铝为布线材料，以聚酰亚胺薄膜作为层间介质绝缘层，与IC芯片制作完全相同。采用聚酰亚胺介质绝缘层能够解决多层布线过程中的平坦化问题，有效控制布线阻抗。MCM-D基板布线电路密度高、层间互连复杂。为了减少高频传输信号延迟，必须降低金属铜布线电路的方块电阻，通过增加布线层厚度、提高线宽、选用更小电阻率的导体铜材料、降低导体铜表面的粗糙度，可有效降低信号延迟现象。

与单芯片IC封装不同，MCM-D采用外壳封装形式，通常需要两次装片、两次键合，即在封装基板上进行多芯片组装后，再对基板进行组装。封装基板上的芯片键合采用低弧度键合和倒装焊工艺，也可以采用TAB方式，需要专用的聚酰亚胺薄膜载带和专门的焊接设备，成本很高。MCM-D可采用气密性封装，也可采用非气密性封装。非气密性封装主要是塑料封装，价格低廉，易于批量生产；气密性封装主要是陶瓷封装或金属封装，主要应用于使用环境恶劣、具有较高功耗的电子设备系统。

与单芯片封装相比，MCM-D具有最短的IC芯片间的互连布线长度，用于封装频率超过100MHz的超高速芯片具有明显的性能优越性，主要应用于军事、航天、航空及大型超级计算机等高新技术领域。随着电子封装技术的快速发展及成本的不断降低，近年来MCM-D已经广泛应用于汽车、通信、高精尖工业设备、医疗仪器等领域，包括：①军事、航天领域，如武器控制系统、导弹导航系统、卫星控制系统、起爆控制系统、超高温控制系统、高频雷达等；②通信领域，如电话、传真、通信设备及同步光纤网络等；③信息领域，如超级计算机、个人计算机、IC存储卡等；④仪器设备领域，如点火控制、温度控制、示波器、电子显微镜等；⑤消费电子产品领域，如手机、笔记本电脑、照相机、摄像机、高清晰度电视、高级音响等。