1.2 集成电路制造流程
本书所称的集成电路制造（如CMOS制造工艺）特指从芯片的平面设计成功转移到物理实体的工艺过程。本节仅对硅基集成电路工艺进行学习和讨论，更详细的工艺介绍可查阅参考文献[5]。
集成电路制造技术或工艺技术包括了当今人类精度最高、复杂度最大、工艺最严格的工艺工序。按照工艺模块划分，集成电路制造工艺包括四类：添加工艺、移除工艺、图形化工艺和热处理工艺。按照模块单元划分，集成电路制造工艺包括薄膜生长、薄膜沉积、化学机械抛光、光刻、刻蚀、剥离清洗、离子注入、热退火、合金化、回流等。其中，添加工艺主要有薄膜生长、薄膜沉积、离子注入等；移除工艺主要有化学机械抛光、刻蚀、剥离清洗等；图形化工艺包括光刻及部分刻蚀工艺等；热处理工艺包括热退火、合金化和回流等。
集成电路制造流程框架示意图如图1-8所示。首先需要在晶圆表面生长或沉积薄膜层，若在已有图形结构的晶圆表面生长或沉积薄膜涂层，则一般需要使用表面平整化工艺（特别是化学机械抛光工艺），满足先进节点光刻工艺对薄膜平整度和工艺控制的要求。随后将表面平整、薄膜层均匀的晶圆导入到光刻工序。光刻是实现图形从掩模版转移到晶圆的图形化工艺，光刻工艺步骤按顺序包括：光刻胶旋涂、烘焙、晶圆对准、晶圆曝光、曝光后烘焙、显影、显影后烘焙等操作。光刻之后，需要进行图形尺寸测量、对准偏差测量、缺陷检测等，只有符合要求的晶圆才会被下放到下一个工序，若不符合参数范围要求，则需要查找原因、洗掉晶圆表面光刻胶再重新进行光刻工序。光刻工序是唯一允许返工的工序。光刻之后，晶圆进入刻蚀或离子注入模块，将光刻胶图形转移到目标薄膜材料，或者对光刻胶未覆盖区域进行离子注入。之后，晶圆上残留的光刻胶等薄膜材料将被剥离清洗。若使用离子注入工艺，则后续一般需要使用热处理工艺，使离子处于激活状态。但是，需要注意的是，热处理带来了材料薄膜的应力释放，将导致薄膜层的局部变形或错位。
图1-8 集成电路制造流程框架示意图
在CMOS工艺过程中，通常按照工艺模块分为前道工艺（front end of line，FEOL）、中道工艺（middle of line，MOL）和后道工艺（back end of line，BEOL）。前道工艺包括制造有源区、阱区、栅极、源极和漏极等；后道工艺包括制造金属互连线及金属通孔，目前的先进节点（0.18μm及更先进节点）大多选用铜作为导电金属，而不再使用铝作为导电金属；中道工艺特指将栅极、源极和漏极与后道金属线相连的接触孔工艺，通常使用金属钨作为接触互连金属。这样划分的一个重要原因在于避免工艺之间的交叉污染，特别是后道工艺使用了金属工艺，导致刻蚀机台、化学机械抛光机台等一定不能用于前道工艺中。
根据摩尔定律，芯片关键尺寸和单位芯片面积不断减小，为保证芯片电学性质和工艺可制造，新器件结构、新工艺、新材料和新设备等相继被发明并应用。例如，当技术节点发展到28 nm时，集成电路制造企业使用了更先进的浸没式光刻设备和一系列的分辨率增强技术（光学邻近效应修正、亚分辨率辅助图形、离轴照明、光源掩模联合优化等），并且开始采用金属栅极和高介电常数介质材料来代替多晶硅栅结构，使用应变硅技术提高源极和漏极之间电子或空穴的迁移率等。
图1-9是两种不同节点的标准芯片结构侧面示意图。其中，左图为SOI衬底的芯片结构，它使用了Cu和低κ材料作为互连导线和绝缘材料，右图为28 nm节点的HKMG芯片结构，其主要突破点在于使用了高κ材料取代传统的栅极氧化层，使用金属取代了多晶硅，源极和漏极采用了应变硅技术（SiGe或SiC等材料），以增强电子和空穴的迁移率等。
图1-9 两种不同节点的标准芯片结构侧面示意图[5]
我们以28 nm节点的HKMG为例，简要给出工艺制造流程，以便了解和学习芯片工艺过程，以及光刻工艺在整个芯片研发和制造过程中的位置和作用。
步骤1，浅沟槽隔离工艺（STI process）
浅沟槽隔离（shallow trench isolation，STI）工艺是目前集成电路先进节点用于隔离有源区的重要隔离技术，其代替了大节点下的硅局部氧化LOCOS技术，以消除后者所形成的“鸟嘴”效应。对于28 nm节点，STI结构的最小设计宽度已经低至35 nm，最小周期只有110 nm左右，因此必须使用浸没式光刻工艺。另外，使用浸没光刻工艺可以极大地保证光刻图形位置的准确度，因为该层是后续多个核心图层的套刻对准参考图层。对于14 nm节点通用的鳍形晶体管（FinFET），使用鳍形结构作为有源结构，将鳍形结构的间隙作为沟槽隔离结构，以实现尺寸压缩和性能提升。
浸没式光刻使用了更复杂的薄膜涂层组合，一个推荐的薄膜涂层组合为三涂层（tri-layer）技术，它由有机平整层（organic planarizing layer，OPL，通常选用旋涂无定形碳spin-on carbon，SOC）、含硅抗反射层（SiARC）和光刻胶（PR）层组成。之所以采用三种材料涂层，主要是由于浸没式光刻的最小尺寸降低，要求光刻胶的厚度降低至100 nm左右，对光刻胶的转移刻蚀性带来了极大挑战；OPL层的加入，一方面提高了薄膜平整度，降低了光刻聚焦深度变化对成像质量的影响，另一方面有助于转移刻蚀，并有效降低图像边缘粗糙度，从而提高转移刻蚀后的纳米结构线条边缘质量。
? 去除晶圆表面屏蔽氧化硅；
? 晶圆清洗；
? 生长垫底氧化硅；
? 沉积氮化硅；
? 旋涂OPL（如无定形碳层）/SiARC/光刻胶薄膜，如图1-10（a）所示；
? STI掩模版对准及光刻（AA图层，使用浸没式ArF光刻），如图1-10（b）所示；
? 光刻后质量检测；
? 刻蚀OPL、氮化硅、垫底氧化硅、硅衬底；
? 去除光刻胶、SiARC层和OPL；
? 氮化硅适当横向刻蚀（pull back），如图1-10（c）所示；
? 高温热沉积线性氧化硅薄膜；
? 致密氧化硅薄膜沉积；
? 高高宽比（HARP）沟槽氧化硅沉积，填充满STI；
? 退火；
? CMP氧化硅；
? 增强高高宽比（EHARP）沟槽退火，形成致密STI结构；
? 刻蚀氮化硅、垫底氧化硅，如图1-10（d）所示。
步骤2，阱区注入和功能区离子注入工艺
阱区注入包括P阱注入、N阱注入、不同功能区的离子注入等。在该过程中，由于STI的自对准效应，通常使用波长为248 nm的KrF光刻技术。部分区域采用波长为193 nm的ArF干式光刻，主要目的是获得更高的图形套刻精度。
图1-10 浅沟槽隔离工艺示意图
? 硼离子注入，形成P型衬底，如图1-11（a）所示；
? 清洗；
? N阱光刻（旋涂光刻胶，KrF光刻）；
? N阱离子注入，如图1-11（b）所示；
? 去除光刻胶并清洗；
? P阱光刻（旋涂光刻胶，KrF光刻）；
? P阱离子注入，如图1-11（c）所示；
? 去除光刻胶并清洗；
? 针对不同功能、不同离子浓度的注入工艺，涂胶并光刻（KrF光刻，部分区域采用干式ArF光刻）；
? 阱区离子注入；
? 光刻胶剥离、牺牲氧化硅剥离、清洗；
? 离子注入后阱区热退火。
步骤3，HKMG工艺
HKMG工艺使用了HfO等高κ介质层代替栅极氧化硅，并使用了金属材料作为栅极。按照工艺顺序的不同，HKMG工艺包括Gate-first工艺和Gate-last工艺。两者的最大区别在于前者在源极和漏极工艺之前已经制作好了金属栅极，后者需要在源极和漏极工艺之前首先生长传统的多晶硅栅极，在源极和漏极工艺结束之后再刻蚀掉栅极多晶硅，重新沉积高κ材料、栅极金属材料。
图1-11 阱区注入和功能区离子注入工艺示意图
在本步骤中，首先以Gate-first为例进行简要工艺流程说明。对于Gate-last工艺，将在步骤4中进行简要说明。
? 晶圆传递到高κ区域；
? 原子层沉积（ALD）工艺沉积HfO；
? 沉积P型金属薄膜层，如图1-12（a）所示；
? 清洗；
? N型金属栅沉积区光刻（KrF光刻）；
? P型栅极金属刻蚀；
? 光刻胶剥离并清洗；
? 沉积N型金属薄膜层，如图1-12（b）所示；
? 高温沉积多晶硅；
? 快速热退火；
? 退火后湿法清洗多晶硅和未反应的N型、P型栅极金属；
? 沉积TiN薄层；
? 高温沉积多晶硅；
? 清洗（晶圆回转到FEOL区）；
? 沉积薄层牺牲氧化硅；
? 沉积致密氮化硅和氧化硅；
? OPL旋涂、光刻胶堆叠薄膜旋涂，如图1-12（c）所示；
? 栅极（PC）光刻（使用浸没式ArF光刻）；
? 光刻后图形检测；
? 刻蚀；
? 光刻胶剥离、清洗，如图1-12（d）所示；
? OPL旋涂、光刻胶堆叠薄膜旋涂，如图1-12（e）所示；
? 栅极裁剪（CT）光刻（使用浸没式ArF光刻）；
? 光刻后图形检测；
? 刻蚀、剥离、清洗，如图1-12（f）所示；
? 侧墙沉积氮化硅；
? 垂直刻蚀氮化硅，形成侧墙（spacer），如图1-12（g）所示；
? 清洗。
步骤4，源漏区工艺和后栅工艺
源漏区工艺用于实现N阱和P阱的源区和漏区。对于后栅Gate-last工艺，在源区和漏区工艺之后，光刻并刻蚀掉多晶硅和氧化硅材料，之后生长HfO高κ材料薄膜、P/N区各自的栅极金属叠层。Gate-last工艺的电学性质更好，因此被Intel、TSMC等企业广泛采用。
? 沉积氧化硅和氮化硅薄膜，如图1-13（a）所示；
? P阱区SiGe外延工艺光刻（KrF光刻）；
? 湿法刻蚀Si，形成规则结构，如图1-13（b）所示；
? 外延生长P阱区SiGe源区和漏区；
? 退火、刻蚀、清洗，如图1-13（c）所示；
? 不同区域选择最佳光刻方法（KrF、ArF光刻）；
? 硅表面浅层离子注入（大角度Halo注入工艺）；
? 源区和漏区离子注入（延伸超浅结注入工艺）；
? 光刻胶剥离、清洗；
? Halo/Ext之后激光退火、清洗，如图1-13（d）所示；
? （若采用Gate-last后金属栅工艺，则需要对Gate相关工艺进行调整，在步骤4之后进行如下操作）；
? 沉积氧化硅介质层并CMP；
? 栅极区域光刻（KrF光刻）；
? 刻蚀多晶硅；
? 沉积高κ介质薄膜；
? N阱和P阱分别光刻（KrF光刻）；
? 分别沉积不同的金属栅极材料；
? 刻蚀和CMP，形成金属栅结构。
步骤5，连接工艺
连接工艺也称中道工艺（middle of line，MOL），即使用通孔将栅极、源极和漏极与后道工艺的金属线连接。
图1-12 HKMG工艺示意图
图1-13 源漏区工艺和后栅工艺示意图
28 nm节点的最小通孔周期只有100 nm左右，最小通孔直径只有36 nm。与线条结构不同，通孔被视为二维结构，其很难像一维线条图形那样使用双极照明获得最大的光学分辨率。因此，为了实现最佳光刻质量，需要同时使用专门的光刻胶材料、优化最佳的环形照明或四极照明光源、使用光学邻近效应修正对掩模进行修正等。对于更小技术节点孔形结构的光刻工艺，特别是周期接近浸没式光刻极限时，使用亮场掩模和负显影工艺来提高孔形结构的光刻后图形质量。
? 薄膜沉积镍；
? 快速热退火；
? 剥离多余的镍合金，如图1-14（a）所示；
? 刻蚀侧墙；
? 氮化硅薄膜线性沉积、牺牲层氧化硅、硅酸乙酯（TEOS）沉积；
? CMP平面化、清洗；
? 沉积光刻胶薄膜，如图1-14（b）所示；
? 接触孔光刻（使用浸没式ArF光刻）；
? 光刻后图形检测；
? 刻蚀TEOS、氧化硅、氮化硅；
? 氮化钛薄膜沉积；
? 沉积金属钨；
? CMP钨，如图1-14（c）所示；
? 晶圆清洗。
图1-14 连接工艺示意图
步骤6，后道铜互连工艺（back end of line，BEOL）
后道铜互连工艺是指将特定功能结构进行连线，包括两大类工艺：金属线条工艺（metal）和金属孔互连工艺（又称通孔，via）。第一金属层（M1）是后道工艺的起始工艺，也是最复杂的工艺之一，其线条排布呈现准二维图形特点，从而要求必须对工艺和设计规则进行综合计算，对于28 nm及更先进节点，光源、掩模等协同优化已经成为必需的。此外，一次光刻往往难以实现M1的功能布线，这就要求设计者对M1布线进行有利于光刻实现的最佳布线分配，如有利于图形拆分，或者采用准一维的布线设计。
第一通孔层（V1）和第二金属层（M2）通常采用双大马士革（dual-damascus）工艺，即首先光刻形成M2图形，转移刻蚀到硬掩膜上，之后进行V1光刻，并经过一次转移刻蚀，实现V1和M2两种图形。这种工艺采用了自对准原理，即V1金属孔图形必须在M2金属线条所覆盖的范围内，因此可以有效提高工艺对准质量、降低光刻控制难度、减少工艺步骤。
? M1阻挡层薄膜沉积；
? SiCOH薄膜沉积；
? TEOS氧化硅沉积；
? OPL旋涂、光刻胶堆叠涂层旋涂，如图1-15（a）所示；
? M1光刻（使用浸没式ArF光刻）；
? 光刻后图形检测；
? 刻蚀、清洗；
? Cu金属填充（阻挡层薄膜沉积、Cu籽晶层、Cu电镀层）；
? CMP金属Cu、退火；
? CMP平整化，如图1-15（b）所示；
? 清洗；
? M2阻挡层薄膜沉积；
? 超低κ电介质SiCOH薄膜沉积；
? 紫外固化；
? 超低κ电介质SiCOH薄膜沉积；
? TEOS薄膜沉积；
? TiN金属硬掩膜层沉积；
? OPL旋涂、光刻胶堆叠涂层旋涂；
? M2光刻（使用浸没式ArF光刻）；
? 光刻后图形检测；
? 刻蚀，如图1-15（c）所示；
? V1 OPL旋涂；
? V1光刻（使用浸没式ArF光刻）及刻蚀，如图1-15（d）所示；
? 刻蚀低介电常数材料涂层；
? 清洗；
? Cu金属填充（阻挡层薄膜沉积、Cu籽晶层、Cu电镀层）；
? CMP Cu;
? Cu金属退火；
? CMP平整化，如图1-15（e）所示；
? 其余金属层和通孔层工艺，步骤与上述M2、V1相似。
图1-15 铜互连工艺示意图
图1-15 铜互连工艺示意图（续）
随着工艺节点变小，光刻工艺复杂性逐渐增加。实现更小周期、更小尺寸的图形成像，需要调集更多的资源、探索更新的光刻技术。在新产品研发阶段，光刻工艺往往是芯片研发成败的关键工艺，原因有多个方面：芯片设计是否满足光刻工艺要求，即按照新节点设计规则而绘制的芯片版图中是否存在光刻工艺窗口的限制图形；计算光刻（computational lithography），特别是光学邻近效应修正（optical proximity correction，OPC）模型是否匹配芯片设计版图的所有关键图形；光刻所需的新设备、新材料和新工艺是否达到或满足最小图形尺寸、最小套刻误差、最小缺陷数量和最佳图形形貌的要求等[6]。因此，学习并熟悉工艺流程，对于我们深入理解版图设计和光刻工艺具有非常重要的帮助作用。