2.1 设计导入

设计导入（design in）阶段主要包括将设计前端的网表文件、时序约束文件、功耗约束文件及相应PDK文件导入到物理设计的软件中，建立初步的工程文件；进而分析在没有布局和布线等物理信息时该模块的时序，并与设计前端中得到时序结果进行对比。

2.1.1 工艺设计套件的组成

工艺设计套件（process design kits，PDK）文件包括工艺文件、设计规则文件、集成电路仿真程序（simulation program with integrated circuit emphasis，SPICE）模型及网表、标准单元库和时序库。

工艺文件（technology file）是Fab提供给设计公司的文件，其中记录了工艺的相关信息，包括各层的层标号、掩模名称、图形标识信息、图形周期（pitch）、最小线宽（minimum width）、最小边距（minimum space）、最小面积、厚度、各类通孔的定义和较复杂图形（线到端的间距、端到端的间距、图形密度）的设计规则。设计规则文件则详细、完整地定义了每一层版图的规则，用于指导布图、布局和布线，并在物理验证中进行设计规则检查，确保签核的完成。

SPICE模型是由Foundry提供的仿真模型文件，定义了晶体管的模型方程和相应参数。一个较优的元器件模型，应当既能正确反映元器件的电学特性，又能适于在计算机上进行数值求解。SPICE网表定义了每个标准单元内部的拓扑结构和元器件参数，由元器件描述语句、模型描述语句、电源语句等组成。

标准单元库包含了标准单元的图形设计系统（graphic design system，GDS）格式、库交换格式（library exchange format，LEF）、时序库（timing library）。GDS文件是标准单元的版图，定义了各层的图形，包括层号（layer number）和数据编号（data number）。LEF文件是标准单元版图的简化，包含了标准单元的大小和各个端口的信息。标准单元大小用于整个物理设计阶段中标准单元位置的摆放和优化。各个端口的信息，用于电源网络连接和绕线时所需的端口处金属层、大小和位置。LEF文件作为一个黑盒子，内部器件层是不可见的，但其包含了签核前各个阶段所需的信息，有利于提升软件的效率。时序库包含了各个标准单元的建立时间和保持时间、功耗等信息，用于整个物理设计过程中的时序仿真和功耗仿真。

2.1.2 标准单元

标准单元通常分为组合单元和时序单元。组合单元又称组合电路，特点是任意时刻的输出信号与信号作用前电路的状态无关，仅取决于当前时刻的输入信号。常见的组合标准单元包括反相器、缓冲器、与非门、或非门等。

反相器是组合单元中最基本的单元，由一个NMOS（n-channel MOS）和一个PMOS（p-channel MOS）构成，NMOS和PMOS均为金属氧化物半导体场效应晶体管（metal-oxide-semiconductor field effect transistor，MOSFET）。根据输入信号电平的不同，PMOS和NMOS分别在相应电平下开启及关断。例如，当输入为高电平时，NMOS的源漏导通，PMOS的源漏关断，输出被下拉到低电平；相反，当输入为低电平时，NMOS的源漏关断，PMOS的源漏导通，输出被上拉到高电平，最终起到反相的作用。反相器电路图如图2-2所示。反相器版图如图2-3所示。对于CMOS（complimentary MOS）构成的标准单元，PMOS位于上方，NMOS位于下方。电源线的宽度通常大于信号线的宽度，进而保证电源网络的稳定性。

与非门由两个NMOS和两个PMOS构成，其中，两个NMOS串联，两个PMOS并联，电路图如图2-4所示。与门的构成为与非门和反相器的串联，电路图如图2-4（a）所示。类似地，或非门两个NMOS和两个PMOS构成，其中，两个NMOS并联，两个PMOS串联，电路图如图所示。或门的构成为或非门和反相器的串联，电路图如图2-4（b）所示。

时序单元又称时序电路，其特点是任意时刻的输出信号不仅与当前时刻的输入信号有关，还取决于信号作用前电路的状态。时序单元包括锁存器、寄存器等。锁存器是一个电平敏感电路，当不存在锁存信号时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样，此时锁存器处于透明模式；当锁存信号输入时，数据被锁住，输入信号不起作用，此时锁存器处于保持模式^[1]。与锁存器的电平触发不同，寄存器为边沿触发，即只在时钟翻转时采样输入，可分为正沿触发寄存器和负沿触发寄存器。锁存器与寄存器的差异如图2-5所示。可以看出，锁存器输出端Q在时钟信号输入端Clk为1的时候随输入端D的变化而变化，寄存器输出端Q仅在Clk为上升沿触发的时刻采集D的信号。

2.1.3 设计导入流程

设计导入流程如图2-6所示。输入文件包括：网表文件、标准设计约束（standard design constraints，SDC）文件、PDK文件。网表文件是由设计前端给出的寄存器传输级（register transfer level，RTL）文件根据所采用的工艺文件及标准单元库综合得到的。标准约束文件包括时钟信号的定义、输入和输出信号的延迟、输入信号的转换时间、输出信号的负载及时钟有用偏差的定义。

2.1.4 标准单元类型选取及IP列表

对于初始的标准单元类型进行设置，保证各种类型的所占比例，从而平衡整个模块的功耗和时序。常见的分类标准为沟道掺杂类型、沟道长度和驱动能力。以40 nm工艺库为例，沟道掺杂类型可分为超低阈值电压晶体管（ultra-low voltage transistor，ULVT）、低阈值电压晶体管（low voltage transistor，LVT）、标准阈值电压晶体管（standard voltage transistor，SVT）、高阈值电压晶体管（high voltage transistor，HVT）和超高阈值电压晶体管（ultra-high voltage transistor，UHVT）；沟道长度包括40 nm、45 nm、50 nm；驱动能力分为1X、2X、4X、8X、16X（其中，2X代表2倍驱动能力）。通常，随着阈值电压的升高，功耗降低，速度变慢；随着沟道长度的增加，速度变慢。不同类型单元的性能功耗分布如图2-7所示。可以看出，SVT50（采用标准电压的沟道长度为50 nm的标准单元）比HVT40的功耗低、速度快。

在设计领域，经常听到的一个词是IP核，IP是知识产权（intellectual property）的英文缩写。IP核是指由专业公司开发的一段具有特定功能的电路模块。设计人员能够以IP核为基础进行专用集成电路系统的设计，以减少设计所需的时间。为了对设计所使用的IP有全面的把握，通常会建立一个IP列表，列明所用IP的类型、端口数量等信息。同时，根据物理设计中IP端口所选用的金属层，对每一个IP进行LEF的抽取，便于后续电源网络的连接和绕线。