3.4 TTL逻辑门电路

3.4.1 TTL与非门

与非门是门电路中最重要的器件之一（由于它具备逻辑完备性）。图3-4所示是典型的与非门的电路结构图。

从图3-4可知，与非门的“与”功能是由多发射极晶体管VT₁来实现的。这里，VT₁的发射极是“与”输入端，VT₁的集电极是“与”输出端。若VT₁有一个输入为“0”，则电源经R₁流过的电流便经过VT₁的发射极流向“0”输入端，由于此时VT₁的集电极电流为零，所以VT₁处于深饱和状态，其集电极为低电平，“与”输出为“0”。若VT₁的输入均为“1”，则电源经R₁流过的电流便经过VT₁的集电极流向VT₂的基极，使VT₂、VT₅导通。此时VT₁处于倒置工作状态（U_be＜0，U_bc＞0），“与”输出等效为“1”。

VT₂为分相极，基极是它的输入，而集电极和发射极是它的两个输出端。集电极电压和发射极电压是反相的，但发射极电压是跟随基极电压的。所以VT₂的集电极和发射极逻辑状态是反相的。可见，VT₂的集电极实现“与非”逻辑，而VT₂的发射极实现“与”逻辑。

VT₃、VT₄组成射极跟随电路，构成“1”输出级；VT₅（反相器）构成“0”输出级。这样VT₃、VT₄和VT₅就组成了与非门的推拉输出结构。这两个输出级分别由分相级的两个输出来驱动。

当与非门输入有一个或几个为“0”时，VT₂和“0”输出级均截止。此时，VT₂的集电极电压为Ucc，使VT₃、VT₄组成射极跟随电路导通，从而把VT₂集电极的“与非”逻辑（此时为“1”）传送到与非门的输出。由于射极跟随器的输出阻抗很低，因此电路对后级负载有较强的驱动能力（拉电流负载）。

当与非门输入均为“1”时，VT₁反向导通，VT₂、VT₅也都导通，VT₅处于深饱和状态。而由于此时VT₂的集电极电压大约为1V左右，这只能使VT₃微通，但VT₄是截止的。“0”输出级的作用为：使分相级的射极输出“1”反相，从而实现输出对输入的“与非”逻辑；另外就是提高电路的驱动能力（灌电流负载）。

与非门电路的结构保证了电路有较快的开关速度，其主要原因有以下几点：

1）当与非门输入由全“1”变为有输入“0”时，由于VT₁射极突然接“0”，使VT₁处于放大状态，这时有一股较大的电流β₁I_R1（这里β₁是VT₁的共射电流放大倍数，I_R1是流经VT₁基极的电流）从VT₂基极流向VT₁集电极，使VT₂基区存储的电荷迅速消散，从而加快了VT₂截止的速度。待VT₂基区的电荷消散完以后，VT₁集电极电流为零，VT₁处于深饱和状态。

2）与非门的“0”输出级和“1”输出级组成了推拉输出结构。当输入由“1”向“0”转换时，在VT₂截止过程中，VT₂集电极电压迅速上升，“1”输出级给尚未脱离饱和的VT₅提供较大的集电极电流，使VT₅集区的存储电荷迅速消散，从而使VT₅很快脱离饱和。此后，大部分的电流都流向与非门的输出负载电容，使输出电压迅速上升。输入由“0”向全“1”转换时，输出由“1”变为“0”，其负载电容上的电荷是通过低阻的“0”输出级VT₅来释放的。这使得输出电压很快降为低电平。

3）当电路输出由“0”向“1”转换时，“0”输出级的基极电阻R₃便为VT₅基区存储电荷的消散提供了通路，从而加快了VT₅的截止。

TTL与非门在不同的输入情况下，VT₁～VT₅管的各极电位如表3-5和3-6所示。其中，V_b为基极电位，V_C为集电极电位，V_e为发射极电位。

3.4.2 TTL逻辑门的外特性

从应用的角度出发，TTL逻辑门的外特性是很重要的。TTL逻辑门的主要外部特性参数有输出逻辑电平、开门电平、关门电平、扇入系数、扇出系数、平均传输延时时间和空载功耗等。

1．标称逻辑电平

门电路的逻辑功能是通过指定低电平表示“0”、高电平表示“1”来实现的。这种表示逻辑值“0”和“1”的理想电平值记为U（0）和U（1），称为标称逻辑电平。标称逻辑电平分别为U（0）=0V，U（1）=5V。

2．开门电平U_ON和关门电平U_OFF

实际门电路中，低电平或高电平都不可能是标称逻辑电平，而是偏离这一数值的一个范围内。若用ΔU（0）和ΔU（1）分别表示低、高电平的两个允许偏离值，那么低电平在U（0）～[U（0）+ΔU（0）]范围时都表示逻辑“0”，高电平在U（1）～[U（1）-ΔU（1）]范围时都表示逻辑“1”。此时电路仍能实现正常的逻辑功能。通常把表示逻辑值“0”的最大低电平U_OFF（约1V）称为关门电平，把表示逻辑值“1”的最小高电平U_ON（约1.4V）称为开门电平。关门电平的大小反映了低电平抗干扰能力，U_OFF越大，在输入低电平时的抗干扰能力就越强。而开门电平的大小反映了高电平抗干扰能力，U_ON越小，在输入高电平时的抗干扰能力越强。

3．输出高低电平

输出低电平U_OL是指输入全为高电平时的输出电平。U_OL的典型值是0.3V，产品规范值是U_OL≤0.4V。输出高电平U_OH是指输入至少有一个为低电平时的输出电平。U_OH的典型值是3.6V。产品规范值是U_OH≥2.4V。

4．输入高电平电流（I_IH）和输入低电平电流（I_IL）

作为负载的门电路，当某一输入端接高电平时，流入该输入端的电流称为I_IH（74LS型的约为20μA）。即拉出前级门电路输出端的电流。

作为负载的门电路，当某一输入端接低电平时，从该输入端流出的电流称为I_IL（74LS型的约为0.4mA）。即灌入前级输出端的电流。

5．输出高电平电流（I_OH）和输出低电平电流（I_OL）

I_OH（74LS型的约为0.4mA）是指输出高电平时流出该输出端的电流，它反映了门电路带拉电流负载的能力。

I_OL（74LS型的约为8mA）是指输出低电平时灌入该输出端的电流，它反映了门电路带灌电流的能力。

6．扇入系数N_I和扇出系数N_O

门电路允许的输入端数目称为该门电路的扇入系数。一般门电路的扇入系数N_I为1～5，最多不超过8。实际应用中若要求门电路的输入端数目超过它的扇入系数，可使用“与扩展器”或者“或扩展器”来增加输入端的数目。也可以使用分级实现的方法来减少对门电路输入端数目的要求。若使用中所要求的输入端数比门电路的扇入系数小，可将多余输入端接U_CC（与门、与非门）或接地（或门、或非门）。

门电路通常只有一个输出端，但它能与下一级的多个输入端连接。一个门的输出端所能连接的下一级门的个数称为该门电路的扇出系数。TTL门电路的扇出系数N_O一般为8。但驱动门的扇出系数可达25。

7．平均延迟时间t_pd

平均延迟时间是反映门电路工作速度的一个重要参数。以与非门为例，在输入端加一个矩形波，则需经过一定的时间延迟才能从输出端得到一个负矩形波。输入和输出之间的关系如图3-5所示。若定义输入波形前沿的50%到输出波形前沿的50%之间的间隔为前沿延迟t_pHL；同样定义t_pLH为后沿延迟，则它们的平均值就为t_pd=（t_pHL+t_pLH）/2，称为平均延迟时间。

8．空载功耗P

空载功耗是当前逻辑门空载时电源总电流I_CC和电源电压U_CC的乘积。输出为低电平时的功耗称为空载导通功耗P_ON，输出为高电平时的功耗称为空载截止功耗P_OFF。P_ON总比P_OFF大。平均功耗P=（P_ON+P_OFF）/2。一般P＜50mW。

9．TTL逻辑门的封装和管脚排列

图3-6为TTL与非门74LS00、74LS30的引脚排列图。它们都是14引脚，双列直插式，以集成块左边缺口为标记，14引脚接U_CC，7号引脚接地，其余的引脚作为门电路的输入或输出。

3.4.3 集电极开路输出门（OC门）

下面以两个分立元件反相器（非门）为例来看逻辑门输出端直接相连的情况。图3-7给出了两个反相器输出端的连接，由图可见，当输入信号A或B处于逻辑高电平时，输出F为逻辑低电平。只有在A和B同时为逻辑低电平时，输出F才为逻辑高电平。由此可得到输出与输入的逻辑关系为F=F₁·F₂=。

而使用推拉输出结构的逻辑门时，是不能将两个门的输出端直接连在一起的，否则会将逻辑门损坏。这是因为推拉输出结构无论门电路是处于开态还是关态，输出都呈现低阻抗，这将会有一个很大的电流流过两个门的输出级，这个电流大大超过了晶体管的允许值，而会使芯片烧坏。但OC门（Open Collector Gate）就可将多个门的输出相互连接组成“线与”电路。

图3-8a和图3-8b分别给出了集电极开路与非门的电路结构图和逻辑符号，逻辑符号中的菱形◇表示输出开路，下端横杠表示输出低电平时为低阻抗。下面给出OC门使用时需注意的问题和它的特点。

1）OC门必须外接上拉电阻R_L才能正常工作。

2）多个OC门的输出可连接在一起构成“线与”逻辑，如图3-9所示。

3）若改变上拉电阻连接的电源可实现电平转换。

图3-9所示是将两个OC结构与非门输出并联（线与）的例子，只要上拉电阻R_L和电源的数值选择恰当，就能够保证输出的高、低电平符合要求，而且流经输出晶体管的负载电流又不过大。由图3-9可知，，这表明两个OC结构的与非门“线与”连接就可得到与或非的逻辑功能。

下面讨论OC门外接上拉电阻R_L的计算方法。在图3-10a中，假设将n个OC门的输出“线与”连接，其负载是m个TTL与非门的输入端。

当所有的OC门输入都为低电平时，输出为高电平。为了保证输出高电平不低于规定的U_OH值，R_L的选值应满足下式。

U_CC-（nI_OH+mI_IH）R_L≥U_OH

所以

式中，U_CC是外接电源电压；I_OH是每个OC门输出高电平电流；I_IH是负载门每个输入端的输入高电平电流。这在逻辑门的参数中已做过介绍。

在图3-10b中，OC门中只有一个输入为高电平时，输出为低电平。这时负载电流全部都流入导通的那个OC门。为了保证输出低电平不高于规定的U_OL值，R_L的选值应满足下式。

所以

式中，I_IL是输入低电平电流；I_OL是输出低电平电流。这些在逻辑门的参数中已做过介绍。

最后选定的R_L值应介于R_Lmax和R_Lmin之间。

3.4.4 三态输出门（TS门）

三态输出门简称三态门（Three State Gate）或TS门。它有3种输出状态：输出高电平、输出低电平和输出高阻态。前两种状态为工作态时的输出，后一种状态表示该门处于禁止状态，在禁止状态下，其输出高阻态相当于开路，表示此时该门电路与其他电路的传送无关。

图3-11a和图3-11b分别给出了一个三态与非门的电路结构和逻辑符号。逻辑符号中的三态控制端表示时该与非门处于工作态，时该与非门处于高阻态。若三态控制端写成EN，则表示EN=1时该与非门处于工作态，EN=0时该与非门处于高阻态。

三态门主要用于总线传输，这既可用于单向传送，也可用于双向传送。图3-12a所示为用三态门构成的单向数据总线；图3-12b所示为用三态门构成的双向数据传送。需要注意的是，在三态门构成的数据总线中，任一时刻只允许一个门处于工作态，其余的门必须处于高阻态。这样才能保证n个数据的分时传送。

多路数据通过三态门共享总线实现数据分时传送的方法，在计算机和数字系统中被广泛使用。