1.6 思考空间

1.FPGA内部主要资源有哪些？以Xilinx UltraScale系列FPGA为例，试在Vivado下观察这些逻辑资源的分布状况。

第一步：打开Vivado。

第二步：在Vivado Tcl Console中输入如下两行Tcl命令。

2.创建一个Vivado工程，试给出Vivado的设计流程（设计中仅包含RTL代码）。

3.创建一个Vitis HLS工程，试给出Vitis HLS的设计流程（设计中仅包含C++代码）。

4.创建一个Model Composer工程，试给出Model Composer的设计流程（设计中仅包含HDL模型）。

5.试解释为什么流水线技术可提高系统处理速度。

6.某设计中用HDL代码描述了一个可支持异步复位的移位寄存器，目标芯片为UltraScale系列FPGA，试判断该移位寄存器会映射为哪类逻辑资源。

7.试给出同步设计相比于异步设计的优势。

8.试解释乒乓操作为什么会降低数据预处理模块的时序压力。

9.什么是逻辑级数？如何判断逻辑级数过高是造成时序违例的主要原因？

10.如何根据时序报告判断当前设计的F_max？

11.如何计算设计中指定模块的Latency？

12.试描述Latency和F_max之间是如何相互影响的。