1.7.1 LV/HV兼容CMOS

使用偏置栅结构，把LV与HV CMOS整合在一起，以形成LV/HV兼容CMOS。所谓偏置栅，是指栅没有覆盖到漏区上，而是与其有一段距离，在这段距离内由离子注入（或扩散）形成一个深 N-区（DN-）或 P-Well区，称之为漂移区（或漏极延伸区）。当漏源电压高时，此漂移区全部耗尽，承受了很高的电压，从而避免沟道区的穿通发生；当漏源电压低而电流大时，此漂移区提供了电流通路，但它本身表现为一个电阻，引起压降与功耗。

漏源击穿电压与漂移区有依赖关系：漂移区越长，击穿电压越高。在漂移区长度和衬底掺杂浓度确定后，为了获得最高击穿电压，必须优化漂移区的注入剂量。漂移区长度对导通电阻有影响，漂移区长，导通电阻就大。因此，必须进行优化，以便得到合理的漂移区长度。

图1-15和图1-16所示分别为P-Well和N-Well工艺具有较厚栅氧化膜的偏置栅HV MOS器件结构。在掺杂漏区（D）和沟道区（栅G下面）之间引入轻掺杂的扩散区和场厚氧化层，这种结构的漏极耐压较高。为了使栅极能承受较高的栅源电压，使用较厚的栅氧化膜（HV-Gox）。为了有效削弱栅电场（栅极上施加高电压）对击穿电压较大的影响，在漏区和沟道区之间引入场厚氧化层（F-Ox）。为了防止厚氧化层上面金属互连所产生的寄生沟道，在偏置栅HV MOS周围加了N+或P+隔离环。注意：在制程剖面结构图中，为了简明起见，通常略去N+或P+隔离环，在全书剖面图示中以附录B的[19]给出的说明为准。在P-Well HV NMOS器件的结构中引入低浓度DN-区，在N-Well HV PMOS器件的结构中引入低浓度DP-区，在N-Well HV NMOS器件结构中引入低浓度DP-区，都是为了减小漂移区表面电场的作用。

图1-15 带有P+环或N+环P-Well偏置栅HV MOS器件剖面结构（参阅附录B-[2]）

图1-16 带有P+环或N+环N-Well偏置栅HV MOS器件剖面结构（参阅附录B-[2]）

Twin-Well偏置栅HV MOS器件剖面结构如图1-17所示。DN-和DP-漂移区、DN-Well的结深都比低压的P-Well或N-Well的更深。

图1-17 带有P+环或N+环Twin-Well偏置栅HV MOS器件剖面结构（参阅附录B-[2]）