2.4 时钟网络

2.4.1 FPGA时钟架构

由于FPGA基于同步寄存器逻辑，因此时钟和时钟控制结构是FPGA架构的重要组成部分。时钟基本上是高扇出控制信号，因此FPGA器件包括用于控制时钟信号应该去的位置以及时钟信号如何到达目的地的硬件资源。FPGA中时钟网络示例图如图2-12所示。

图2-12 FPGA中时钟网络示例图

时钟布线网络由将时钟到设备中所有逻辑的布线信道组成。这些特殊的布线通道，通常将常规的行和列互连分开。一个时钟互连的全局网络可以连接到所有逻辑，但是，一些设备可能包含区域或层次时钟网络，这些时钟网络只提供设备的某些部分。例如，时钟网络可以仅驱动设备的单个象限。这样，仅用于特定区域或设备部分的时钟不会耗尽全局时钟的布线网络，从而节省了时钟资源。

时钟控制块可以理解为时钟控制的管理员，一方面，它们决定了提供给设备的时钟布线网络，另一方面，在上电或断电期间，所选时钟的启用或禁用也由时钟控制块决定。通常情况下，被时钟驱动所禁用的逻辑功能部分都不会工作，在实际的应用场景下，一般采取启用或禁用所选时钟的手段，实现功耗的动态控制。

2.4.2 PLL（锁相环）

PLL模块是FPGA的硬核模块，它由输入时钟、可编程模块以及生成时钟（时钟域）组成，可以在整个器件中使用，并具有最小的时钟漂移。如图2-13所示为典型的FPGA中的PLL模块原理图。

图2-13 PLL模块原理图

PLL是可以生成不同时钟域并确保生成的输出时钟之间的最小偏差的结构。PLL是可配置的，允许设计人员在各种频率、占空比或相移中轻松创建多个时钟域，以便在整个设计中使用。