4.3 栅极电介质薄膜

4.3.1 栅极氧化介电层-氮氧化硅（SiOxNy）

作为栅极氧化介电层从纯二氧化硅到HfO, ZrO2等系列高介电常数薄膜的过渡材料，氮氧化硅为CMOS技术从0.18μm演进到45nm世代发挥了重要作用。时至今日，其技术不管是从设备、工艺、整合还是表征，都越来越成熟，越来越完善。之所以用氮氧化硅来作为栅极氧化介电层，一方面是因为跟二氧化硅比，氮氧化硅具有较高的介电常数，在相同的等效二氧化硅厚度下，其栅极漏电流会大大降低（见图4.1）[1]；另一方面，氮氧化硅中的氮对PMOS多晶硅中硼元素有较好的阻挡作用，它可以防止离子注入和随后的热处理过程中，硼元素穿过栅极氧化层到沟道，引起沟道掺杂浓度的变化，从而影响阈值电压的控制。作为栅极氧化介电层的氮氧化硅必须要有比较好的薄膜特性及工艺可控性，所以一般的工艺是先形成一层致密的、很薄的、高质量的二氧化硅层，然后通过对二氧化硅的氮化来实现的。也有少量文献报道用含氮的气体，如一氧化氮（NO）和氧气共同反应氧化单晶硅底材来形成氮氧化硅栅极氧化介电层。本节就对氮氧化硅栅极氧化介电层的制造工艺，表征方法及未来发展方向和挑战作一简单介绍。

1．氮氧化硅栅极氧化介电层的制造工艺

氮氧化硅栅极氧化介电层主要是通过对预先形成的SiO2薄膜进行氮掺杂或氮化处理得到的，氮化的工艺主要有热处理氮化（thermal nitridation）和化学或物理沉积（chemical or physical deposition）两种。

早期的氮氧化硅栅极氧化层的制备是用炉管或单一晶片的热处理反应室来形成氧化膜，然后再对形成的二氧化硅进行原位或非原位的热处理氮化，氮化的气体为N2O、NO或NH3中的一种或几种[2]。这种氮化方法工艺简单，可缺点是掺杂的氮含量太少，对硼元素的阻挡作用有限；并且掺杂的氮位置靠近SiO2和硅底材之间，界面态不如纯氧化硅，对载流子的迁移率、对器件的可靠性都有一定的影响。用热处理氮化得到的氮氧化硅主要用于0.13μm及以上的CMOS器件中栅极氧化介电层的制备。

用化学或物理沉积（chemical or physical deposition）方式来形成SiON的方法很多，比如低能量的离子注入、喷射式蒸汽沉积、原子层沉积、等离子体氮化等，随着CMOS进入90nm以下，栅极氧化介电层及多晶硅的厚度越来越薄，而源漏极及轻掺杂源漏极的掺杂浓度相对越来越高，这就要求作为栅极氧化层的氮氧化硅中，氮的含量越来越高，同时尽可能的靠近上表面。在这种情况下，等离子体氮化工艺就应运而生[3],[4]。它主要是用氮气或氮气和惰性气体（如氦气或氩气）的混合气，在磁场和电场感应下产生等离子体，而形成的氮离子和含氮的活性分子/原子则通过表面势扩散至预先形成的超薄氧化硅表面，取代部分断裂的硅氧键中氧的位置，并在后续的热退火步骤中将已经形成较为稳定的硅氮成键而固定下来。一个典型的等离子体氮氧化硅工艺示意图如图4.2所示，它具有工艺可控性和重现性好、形成的氮氧化硅氮含量高、均匀性好等优点。等离子体氮化工艺的主要设备生产商有应用材料公司（Applied Material）和东电电子（Tokyo Electron）。需要特别指出的是，氮氧化硅工艺复杂，材料受外部环境影响较大，不仅前后工艺流程间要控制时间（如与前面的预清洗工艺间，与后面的多晶硅沉积工艺间），本身工艺步骤间也要控制时间间隔和环境条件，所以通常的等离子体氮化工艺设备会把形成SiO2的腔体。等离子体氮化的腔体及随后的退火处理腔体都整合在一起（见图4.3）[5],[6]。

2．氮氧化硅栅极氧化介电层的表征

跟超薄SiO2一样，当SiON氧化介电层越来越薄时，氮氧化硅膜厚、组成成分、界面态等对器件电学性能的影响越来越重要，同时这些薄膜特性的表征也越来越困难，往往需要几种技术结合起来使用。比如说传统的偏振光椭圆率测量仪除了要求量测的光斑大小越来越小，并具有减少外部环境玷污效应（airborne material contamination effect）的功能外，同时还需具备短波长的紫外光或远紫外光波段，以提高对氮氧化硅中化学组分的敏感度。而对透射电镜来说，高分辨率（＜0.2nm）的透射电镜对于观察SiO2/Si或SiON/Si的界面形貌、界面缺陷是不可或缺的。而对于氮氧化硅介电层来说，光电子能谱（XPS）是一种比较有效的测量膜厚和组成成分的工具，它跟TEM和C-V量测都有比较好的线性关系（见图4.4）[7],[8], XPS不但可用于SiO2或SiON栅极氧化介电层的厚度量测，具有角度分辨率的XPS还可以用于SiON中氮的浓度随深度的分布测试[9]。另一种比较有效测量氮氧化硅中氮的浓度分布的工具为二次离子质谱（SIMS），它可以区分不同工艺条件下制得的氮氧化硅介电层厚度、氮的浓度及分布的细微差别（见图4.5）[15]。对于SiON介电层来说，除了上述特性外，薄膜界面态、缺陷及电荷情况对介电层的电学性能的影响也至关重要。这些通常可用非接触式的C-V测量仪来实现的。非接触式C-V测量设备不但可以测得超薄SiON介电层的界面电荷，缺陷密度，还可以表征介电层的漏电流特性[10]。以上这些测量基本上是在光片上进行的，对于一个栅极氧化介电层来说，最直接也是最重要的是当它真正用于CMOS器件时，器件的电学性能、可靠性等，这些则需要用常规的C-V、I-V、GOI、NBTI、HCI等测量来表征[11～14]。

3．氮氧化硅栅极氧化介电层的未来发展方向和挑战

跟二氧化硅比，氮掺杂的SiON栅极氧化层或氧化硅氮化硅叠加的栅极氧化层，其漏电流得到了大大的改善（可降低一个数量级以上），并且可以同时保持沟道里的载流子迁移率不变。时至今日，SiON栅极介电层还是45nm以上CMOS技术主流的栅极材料。在可预见的将来，氮氧化硅栅极氧化介电层会在现有技术基础上，不断提高工艺制程的控制水平，比如用较温和的等离子体来实现氮掺杂，以减少氮穿透SiO2到达硅衬底并降低SiON/Si界面的损伤；又比如通过设备硬件的改进来提高掺氮浓度和介电层厚度的均一性。跟高介电常数栅极氧化层和金属电极比，SiON制程具有工艺简单成熟，生产成本低，重现性好等技术优点。工程技术人员一方面在努力尝试将它继续延伸到下一代CMOS技术节点，如32nm和28nm[16]，另一方面也在不断地拓宽它的应用，如作为32nm及以下技术节点高介电材料和硅底材的中间层[17]。当然，每种技术工艺都有它的局限性，当纯粹的SiON栅极介电层物理厚度降低到小于12～14Å时，从栅极到硅衬底的直接隧穿漏电流已经大到直接影响器件的动态、静态功耗，并决定了器件的可靠性，高介电材料取代氮氧化硅成为新的栅极氧化介电层也已经成为历史的必然。

4.3.2 高k栅极介质

1．介绍

2007年1月27日，Intel公司宣布在45nm技术节点采用高k介质和金属栅极并进入量产，这是自20世纪60年代末引入多晶硅栅极后晶体管技术的最大变化。很快地，IBM公司于2007年1月30日也宣布用于生产的高k介质和金属栅极技术。在32nm和28nm技术节点，已经有越来越多的公司采用这一技术。

为什么要采用高k栅极介质呢？

器件尺寸按摩尔定律的要求不断缩小，栅极介质的厚度不断减薄，但栅极的漏电流也随之增大。在5.0nm以下，SiO2作为栅极介质所产生的漏电流已无法接受，这是由电子的直接隧穿效应造成的。对SiO2进行氮化，生成SiON可以使这一问题得以改善，但是在90nm节点后，如图4.6所示，由于栅极漏电流过大，即使采用SiON也难以继续减薄了（11～12Å）。

在65nm节点，栅极介质厚度的减薄实际已经停止（见图4.7），技术的重点在于通过应变硅技术提高器件的性能。但是工业界早在20世纪90年代末就已认识到，要从根本上解决栅极的漏电问题，必须采用一种高k介质取代SiO2/SiON，这样可以在降低等效二氧化硅绝缘厚度（EOT）的同时，得到较大的栅极介质的物理厚度，从而在源头上堵住栅极的漏电。介质的EOT公式如下

在维持Thigh-k不变的前提下，由于高k介质的介质常数比SiO2/SiON的大，EOT就越小，晶体管的尺寸就能按照摩尔定律的要求继续得以缩小。如图4.7所示，Intel公司在45nm采用高k介质后，EOT降低的同时，栅极的漏电也呈数量级的减小。

2．高k介质的选择

如何选择高k介质呢？首先高的k值是一个主要的指标。表4.6列出了候选的介质和它们的k值。根据材料的化学成分、制备方法和晶体结构等条件的不同，同一种材料可能具有不同的k值。

除了高的k值，介质同时还必须考虑材料的势垒、能隙、界面态密度和缺陷、材料的化学和热稳定性、与标准CMOS工艺的兼容性等因素。HfO2族的高k介质是目前最有前途的选择之一（其次是ZrO2族的高k介质）。

在高k介质研究的前期，介质与多晶硅栅极的兼容性一直是一个问题。如图4.8所示，由于在HfO2和多晶硅界面上形成Hf-Si键合，即界面存在缺陷态，使得无法通过多晶硅的掺杂调节器件的开启电压（Vt），这被称为“费米能级的钉扎”。

另外一个问题是器件的电迁移率的降低，这是由于高k介质的表面声子散射造成的（见图4.9）。因为高k介质的高的k值得益于其偶极性分子结构，但这种分子结构容易产生振动。在和硅的界面上，偶极性分子的振动被传递到硅原子，造成晶格振动（声子）并进而影响电子的正常运动，导致迁移率的降低。

问题的解决方法之一是采用金属代替多晶硅作为栅极，这样既可以避免HfO2和多晶硅界面上缺陷态的产生，同时金属栅极的高的电子密度，可以把偶极性分子的振动屏蔽掉，从而提高器件的通道内的迁移率（见图4.9）。

如前所述，HfO2族的高k介质是目前最好的替代SiO2/SiON的选择。根据工艺整合的不同，主要有先栅极和后栅极两种路线，在后栅极中又有先高k和后高k两种不同方法（在金属栅极章节内详述），其主要区别在于高 k介质是否经历源/漏的高温热处理（1050℃）。纯的HfO2具有较高的k值（25），但缺点是无法承受高温。在温度超过500℃, HfO2会发生晶化，产生晶界缺陷，同时晶化还会造成表面粗糙度的增加，这都会引起漏电流的增加，从而影响器件的性能。所以纯的HfO2只适合应用于后栅极后高k的整合路线。可以通过对HfO2进行掺杂来改善它的高温性能，如掺Si或氮化，形成HfSiO/HfSiON。但这样都会降低介质的k值（15），从而影响EOT的降低。

3．高k介质的沉积方法

HfO2族的高 k 介质主要通过原子层沉积（ALD）或金属有机物化学气相沉积（MOCVD）等方法沉积。后栅极工艺路线主要采用ALD方法生成栅极介质HfO2，因为其沉积温度较低（300～400℃），低于HfO2的结晶温度。沉积采用的前驱体是HfCl4，与H2O反应生成HfO2。

HfCl4+H2O-→HfO2+HCl

前栅极工艺路线主要采用MOCVD沉积HfSiO，然后通过热或等离子氮化生成HfSiON。沉积温度较高（600～700℃），因为较高的沉积温度配合后续高温的氮化和氮化后热处理（1000℃），有助于去除薄膜中的C杂质，已知C杂质会在HfO2中形成施主能级，增大薄膜的漏电流（见图4.10）。

沉积采用的Hf前驱体是TDEAH或HTB, Si前驱体是TDMAS或TEOS，与O2反应生成HfSiO。

TDEAH（Hf[N（C2H5）2]4）+TDMAS（Si[N（CH3）2]4+O2-→HfSiOx+CO2+H2O+NOx

HTB（Hf[O-C（CH3）3]4+TEOS（Si[O-C（CH3）3]4+O2-→HfSiOx+CO2+H2O

4．界面层

高k介质的一个挑战是维持器件的高驱动电流，如前所述，在高k介质上面采用金属电极取代多晶硅，可以减少沟道内电子迁移率损失，但还需要在高k介质和Si基底之间加入SiO2/SiON作为界面缓冲层，进一步改善电子迁移率。界面层还有助于界面的稳定性和器件的可靠性，因为在以前多个技术节点，SiO2/SiON与Si基底界面的优化已经研究得十分深入了。当然，界面层的存在也有不利的一面，它使得整体栅极介质（由低k值的SiO2/SiON和高k值的HfO2族介质构成）的k值降低，从而影响EOT的降低，所以必须严格控制它的厚度。

界面层的形成可以采用Si的高温氧化（如ISSG工艺），或化学氧化来实现。

5．覆盖层

高k介质的另一个挑战是Vt的调节。多晶硅栅极可以通过不同的掺杂实现（P型和N型），金属栅极则需要找到适合PMOS和NMOS的具有不同功函数的金属材料。不幸的是大多数栅极金属材料在经过源/漏高温热处理后，功函数都会漂移到带隙中间，从而失去Vt调节的功用（详述见金属栅极章节）。所以对于先栅极工艺，通常采用功函数位于带隙中间的金属（如TiN），而通过在高k介质上（或下）沉积不同的覆盖层来调节Vt。对NMOS，覆盖层需要含有更加电正性的原子（La2O3），而对PMOS，覆盖层需要含有更加电负性的原子（Al2O3）。在高温热处理后，覆盖层会与高k介质/界面层发生互混，在高k介质/界面层的界面上形成偶极子，从而起到Vt调节的作用。图4.11表示不同覆盖层对平带电压的影响，可以看到这种方法对NMOS的作用十分明显（La2O3），而对PMOS，效果则不显著（Al2O3），而且由于Al2O3的k值较低，PMOS的EOT也会受到影响。

采用覆盖层对工艺的整合也是一个挑战，需要在PMOS和NMOS上分别沉积不同的厚度仅为1nm左右的覆盖层，去除的同时又不能对高k介质造成损伤，是十分困难的。

覆盖层的沉积主要有ALD或物理气相沉积（PVD）技术。PVD通常采用金属沉积（La和Al）后加氧化来实现。