3.2 高速数据传输中的同步技术

在高速数据传输中，同步的性能将直接影响数据通信的质量，因此是接口设计的核心内容。随着设计速率越来越高，信号偏斜、抖动和噪声都在吞噬着时序余量，对同步也提出了更高的要求。寻求更可靠的传输同步技术和接口设计方案，是在系统级提高传输速率和传输可靠性的重要途径。

3.2.1 同步方法及其特点

根据高速数据传输中的时钟与数据的关系，同步方法主要有系统同步技术、源同步技术和基于嵌入式时钟的自同步技术等几类。时钟和数据的关系是影响接收数据正确与否的直接因素，属于通信接口设计的底层描述，在无协议或简单协议支持的板间数据传输系统中广泛应用，也是本章讨论的主题。

1. 系统同步

系统同步技术是指在收发数据的两端使用同一个全局时钟进行数据的发送和接收操作,各传输通道的数据时序关系以该时钟为参考，如图3-2所示。系统同步具有各端口同步工作的特点，且可以保证发送端时钟和数据的相位关系恒定。系统同步的难点在于源时钟网络和时钟走线上要保证多通道的时延关系一致。在实际的工程应用中，由于时钟驱动、工艺等因素的影响会导致多通道的时延关系通常难以预先确定，从而限制了通信速率的上限。系统同步技术一般应用于速率在300Mbps以下的通信数据传输接口设计中。

图3-2 系统同步技术示意图

2. 源同步

源同步技术是指在和数据同向传递的方向上同时传送一个和数据保持特定相位关系的随路时钟，接收端以随路时钟的相位为参考来准确捕获对应的数据，如图3-3所示。源同步是相对于系统同步而言的，其时钟和数据之间的相对时延较小，极大地简化了设计的时序参数，在一定程度上提高了通信的速度。在这种同步系统中，由于接收端的数据接收时钟和主工作时钟一般不是同一个时钟（数据接收时钟和发送端一致，而主工作时钟由内部产生或由外部单独提供），所以接收端一般还需要对接收到的数据进行源同步。

图3-3 源同步技术示意图

源同步接口需要时钟线和数据线的匹配，会导致时钟域数量的剧增。对于具有有限时钟缓冲器的FPGA和必须量身定制每个时钟树的专用集成电路ASIC来说，源同步将带来时序约束和分析的难题。由于每条数据总线通常需要采用一个以上的转发时钟，这使系统互连和电路板设计变得十分复杂。在大型并行总线系统中，该问题会更加突出。

虽然目前源同步技术在宽带通信系统中被广泛应用，但在速率接近1Gbps时会出现问题，并且速率越高，时钟和数据的相对相位抖动表现得越明显，加上信号走线及连接器的阻抗匹配难以做到精准，接收眼图中有效的采样窗口变得十分窄，甚至没有可靠的采样点。因此，源同步技术在未来的高速数据传输系统中面临着严峻的挑战。

3. 自同步

基于嵌入式时钟的自同步技术解决了以往源同步和系统同步的时序问题，通信速率得以大幅提升，在工程中得到广泛应用，并得到FPGA设计的支持。

自同步是指在数据的发送端通过编码调制，把发送时钟嵌入到串行数据流中，接收端通过CDR（Clocking Data Recovery，时钟数据恢复）电路从数据流中提取出时钟和数据信息,并以提取的时钟对接收数据做后续的处理，其模型如图3-4所示。

图3-4 自同步接口模型

自同步接口包括并串/串并转换、调制/解调和CDR等关键模块，结构复杂，且因调制占用带宽，有效速率降低。但基于自同步技术的通信接口，只需一对差分线即可构造一条通信链路，可靠性高，速率可达10Gbps以上，能够大大降低电路设计和系统互连的复杂度,是目前吉比特以上通信接口中应用最多、最具发展前景的同步技术。

3.2.2 同步方式比较及对数据通信的影响

良好的同步性能是提高通信质量的前提，主要体现在同步对数据接收的影响上。接收端时钟和数据的相对相位关系及其抖动，是影响码元接收的关键。只有码元正确接收，才有字同步、帧同步等后续处理可言。传统的系统同步技术无法确定时钟和数据的相对相位关系,速率难以做得很高。源同步技术在一定程度上改善了这一状况，但因二者关系不能实时明确，在高速数据传输系统中也面临着挑战。基于嵌入式时钟的自同步技术，通过从数据流中实时提取时钟，可以保证时钟对数据相位的稳定性，因而速率和可靠性大幅提升。

此外，与发送端数据同源、低抖动、高质量的传输时钟，是高可靠数据通信所必须的。同源使既定的相对相位关系维持，不至因长久的偏斜累积而出现相位单向滑动使接收错误，时钟的抖动会影响维持的状态。如图3-5所示，理想的采样点是a, 抖动会引起采样点的随机漂移，如b或c。时钟抖动越大，漂移就会越大，相应地要求数据稳定持续的时间就越长。

图3-5 接收时钟采样点示意图