1.5.3 HDL综合器

硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真，但直到Synopsys公司推出了HDL综合器，才使HDL直接用于电路设计。

HDL综合器是一种将硬件描述语言转化为硬件电路的重要工具软件，在使用EDA技术实施电路设计中，HDL综合器完成电路化简、算法优化、硬件结构细化等操作。HDL综合器在把可综合的HDL（VHDL或Verilog HDL）转化为硬件电路时，一般要经过两个步骤：第一步，HDL综合器对VHDL或Verilog HDL进行处理分析，并将其转换成电路结构或模块，这时不考虑实际器件实现，即完全与硬件无关，这个过程是一个通用电路原理图形成的过程；第二步，对实际实现目标器件的结构进行优化，并使之满足各种约束条件，优化关键路径等。

HDL综合器的输出文件一般是网表文件，是一种用于电路设计数据交换和交流的工业标准化格式的文件，或是直接用HDL表达的标准格式的网表文件，或是对应FPGA/CPLD器件厂商的网表文件。

HDL综合器是EDA设计流程中的一个独立的设计步骤，它往往被其他EDA环节调用，以便完成整个设计流程。HDL综合器的调用具有前台模式和后台模式两种。用前台模式调用时，可以从计算机的显示器上看到调用窗口界面；用后台模式（也称为控制模式）调用时，不出现图形窗口界面，仅在后台运行。