3.2 8086微处理器的工作模式及引脚特性

3.2.1 8086的工作模式

根据所连接的存储器和外设的规模，8086CPU提供两种不同的工作模式：最小模式和最大模式，以适应不同的应用场合。

最小模式也称为单处理器模式，是指系统中只有一片8086微处理器，所连接的存储器容量不大、片子不多，所要连接的I/O端口也不多，系统的控制总线就直接由CPU的控制线供给，从而使得系统中的总线控制电路减到最少。最小模式适用于较小规模的系统。

最大模式是相对于最小模式而言的，适用于中、大型规模的系统。在最大模式的系统中有多个微处理器，其中一个是主处理器8086，其他的处理器称为协处理器，承担某方面专门的工作。和8086配合的协处理器有两个，一个是数值运算协处理器8087，另一个是输入/输出协处理器8089。8087是一种专用于数值运算的处理器，它能实现多种类型的数值操作，比如高精度的整数和浮点运算，也可以进行超越函数（如三角函数、对数函数）的计算。在通常情况下，这些运算往往通过软件方法来实现，而8087是用硬件方法来完成这些运算的，所以，在系统中加入协处理器8087之后，会大幅度地提高系统的数值运算速度。8089有一套专门用于输入/输出操作的指令系统，可以直接为输入/输出设备服务，使8086/8088不再承担这类工作。所以，在系统中增加协处理器8089后，会明显提高主处理器的效率，尤其是在输入/输出频繁的场合。

3.2.2 8086的引脚特性

一般从以下几个方面对芯片的引脚特性进行描述。

· 引脚的功能

引脚的功能就是引脚信号的定义。通常约定，引脚名就是该引脚功能的英文缩写，可以基本反映引脚信号的作用。

· 信号的有效电平

信号的有效电平指控制引脚有效时的逻辑电平。采用电平控制的信号，一般在低电平有效的引脚名上面加一条横线表示。无横线表示的，视为高电平有效。

有些引脚信号是边沿控制的，即仅在信号的上升沿或下降沿有效。

还有些信号是作为编码使用的，即高、低电平都有效，分别表示不同的状态或数值。

· 信号的流向

芯片与其他部件联系的信息在引脚上传送。这些信息可以自芯片向外输出（称为输出信号），也可以从外部输入到芯片（称为输入信号），还可能是双向的。

· 引脚的复用

在芯片的设计中，有时为了减少引脚数量但又不缩减功能，就会采用引脚复用的做法。常见的做法是：分时复用，即在不同时刻，引脚传递的信息的性质不同。

· 三态能力

三态能力是指有些引脚除了能正常输出高、低电平外，还能输出高阻态。当它输出高阻态时，该芯片实际放弃了对此引脚的控制，可以理解为，它已与其他部件“断开联系”。

8086CPU数据总线为16位，地址总线为20位，采用40条引脚的双列直插式封装，如图3-4所示。为了减少引脚数量，8086采用分时复用的地址/数据总线，因而部分引脚具有两种功能。

8086CPU的40条引脚中，引脚连接的方式决定了8086CPU处于什么工作模式。若把引脚连至电源（+5V），则8086工作于最小模式；若把它接地，则8086工作于最大模式。

1.两种工作模式的公共引脚

AD15～AD0（数据/地址复用线，双向，三态）：在总线周期的T1状态，这些引线用作低16位地址线；在总线周期的T2、T3和TW状态，这些引线用作数据总线。在DMA方式中，这些引线被浮空，置为高阻状态。

A19/S6～A16/S3（地址/状态复用线，输出，三态）：在总线周期的T1状态，这些引线用作最高4位地址线（在读/写外设端口时，最高4位地址线不用，这些引线全为低电平）；在总线周期T2、T3、TW和T4状态时，这些引线用作状态信号线。状态信息S6总为低电平，表示8086与总线相连。S5反映当前允许中断标志的状态。S4与S3一起指示当前哪一个段寄存器被使用。其规定见表3-4。在DMA方式中，这些引线被浮置为高阻状态。

（数据线高8位有效/状态复用线，输出，三态）：在T1周期，输出低电平时，允许CPU访问存储器的奇体，即数据线高8位有效。与AD0的不同组合状态对应不同的操作，见表3-5。在总线周期T2、T3、TW和T4状态时，用作S7。在8086中S7作为备用状态，未定义具体意义。

（输出，三态）：读信号，低电平有效。该信号有效时，表示正在对存储器或I/O端口进行读操作。当为高电平时，表示读取存储器的数据；当为低电平时，表示读取I/O端口的数据。在DMA方式中，此线被置为高阻状态。

READY（输入）：准备就绪信号，高电平有效，是CPU访问的存储器或I/O端口输入的响应信号。该信号有效时，表示被访问的存储器或I/O端口已准备就绪，可完成一次数据传送。CPU在读/写操作总线周期的T3状态开始处，采样READY信号。

（输入）：检测信号，低电平有效，它和WAIT指令配合使用。当CPU执行WAIT指令时，CPU处于等待状态，并且每隔5个T周期对该信号进行一次测试，一旦检测到为低，则结束等待状态，继续执行WAIT指令下面的指令。WAIT指令可使CPU与外部硬件同步，相当于外部硬件的同步信号。

INTR（输入）：可屏蔽中断请求信号，高电平有效。若该信号有效，且中断允许标志IF为1，则CPU在结束当前指令周期后响应中断请求，转去执行非屏蔽中断处理程序。

NMI（输入）：非屏蔽中断请求信号，上升沿触发，不受中断允许标志IF的影响，也不能由软件加以屏蔽。只要在NMI线上出现上升沿信号，则CPU就会在结束当前指令后，转去执行非屏蔽中断处理程序。

RESET（输入）：复位信号，高电平有效。复位时该信号至少要保持4个时钟周期的高电平。如果是初次加电，则高电平信号至少要保持50μs。复位信号的到来，将立即结束CPU的当前操作，内部寄存器恢复到初始状态，如表3-6所示。当RESET信号从高电平回到低电平时，即复位后进入系统重新启动阶段。此时，CPU执行从内存FFFF0H处取出的指令。该指令通常是一条无条件转移指令，以转移到系统程序的实际入口处。这样只要系统被复位启动，就自动进入系统程序。

CLK（输入）：时钟信号，它为CPU和总线控制电路提供基准时钟。

VCC和GND：VCC为电源线，接入电压为：+5V±10%。8086有两条GND线（引脚1和20），均需接地。

（输入）：最小/最大模式信号，它决定8086的工作模式。将此引线接电源+5V，则8086工作于最小模式；若此引线接地，则8086工作在最大模式。

2.最小模式下的引脚

最小模式下引脚24～31的功能定义如下。

（输出）：CPU向外输出的中断响应信号，低电平有效，是CPU对外部中断源发出中断请求的响应。中断响应周期由两个连续的总线周期组成。在每个响应周期的T2，T3和TW状态，均为有效。在第二个中断响应周期，外设端口往数据总线上发送中断类型号，CPU根据中断向量而转向中断处理程序。

ALE（输出）：地址锁存允许信号，高电平有效。在总线周期的T1状态，CPU提供ALE有效电平，在ALE的下降沿，AD15～AD0和A19/S6～A16/S3上出现地址信息被锁存到地址锁存器中。在DMA方式中，ALE不能浮空。

（输出，三态）：数据允许信号，低电平有效。在使用8286或74LS245数据收发器的最小模式系统中，在存储器访问周期、I/O访问周期或中断响应周期，此信号有效，用来作为8286或74LS245数据收发器的输出允许信号，即允许收发器和系统数据总线进行数据传送。在DMA方式中，此线被置为高阻状态。

（输出，三态）：数据发送/接收控制信号。在使用8286或74LS245数据收发器的最小模式系统中，用来控制数据传送方向。当为低电平时，进行数据接收（CPU读），即收发器把系统数据总线上的数据读进来；当为高电平时，进行数据发送（CPU写），即收发器向系统数据总线上发送数据。在DMA方式中，此线被置为高阻状态。

（输出，三态）：存储器或I/O端口的访问控制信号。当为高电平时，CPU访问的是存储器；当为低电平时，CPU访问的是I/O端口。在DMA方式中，此线被置为高阻状态。

（输出，三态）：写信号，低电平有效。该信号有效时，表示CPU正在对存储器或I/O端口进行写操作。对任何写操作，此信号只在总线周期的T2，T3及TW状态有效。在DMA方式中，此线被置为高阻状态。

HOLD（输入）：总线保持请求信号，高电平有效。当系统中CPU之外的总线主设备要求占用总线时，通过HOLD引线向CPU发出高电平的请求信号。如果CPU允许让出总线，则CPU在当前周期的T4状态，由HLDA引线向总线主设备输出一高电平信号作为响应，同时使地址总线、数据总线和相应的控制线处于浮空状态。于是，总线请求主设备取得对总线的控制权。一旦总线使用完毕，该设备使HOLD变为低电平。CPU检测到HOLD为低电平后，把HLDA也置为低电平，并收回总线的控制权。

HLDA（输出）：总线保持响应信号，高电平有效。当HLDA有效时，表示CPU对总线请求主设备作出响应，同意让出总线。此时，与CPU相连的三态引线都被浮置为高阻态。

3.最大模式下的引脚

最大模式下引脚24～31的功能定义如下。

QS1，QS0（输出）：指令队列状态（Queue Status）信号。QS1和QS0的组合可以反应总线周期的前一个T状态周期指令队列的状态，以便其他设备跟踪指令队列的状态。QS1和QS0的组合与对应的操作见表3-7。

，，（输出）：总线周期状态信号输出信号，这些信号的组合与对应的操作见表3-8。在DMA方式中，这3根引线被置为高阻状态。

（输出，三态）：总线封锁信号，低电平有效。该信号有效时，系统中其他的总线主设备不能占用系统总线。输出信号由前缀指令LOCK产生。LOCK前缀后的一条指令执行完毕，便撤销信号。

另外，在8086的中断响应时，在两个连续响应周期之间，信号亦变为有效，以防止一个完整的中断过程被外部主设备占用总线而破坏。在DMA方式中，此线被置为高阻状态。

，（双向，三态）：总线请求/允许信号，接收CPU以外的总线主设备发出的总线请求信号和发送CPU的总线请求允许响应信号，类似于最小系统中的HOLD和HLDA信号。但和都是双向的，即在同一引脚上先接收总线请求信号（输入信号），再发送允许信号（输出信号）。的优先权高于。这两个引脚可以同时与两个外部主设备连接。