更新时间：2018-12-29 04:07:59
封面
版权信息
前言
第1章 Verilog HDL层次化设计
1.1 一个简单的例子—— 4位全加器的设计
1.2 模块和端口
1.3 层次化设计思想
1.4 Testbench的概念
1.5 仿真和综合
本章小结
思考与练习
第2章 Verilog HDL基本语法
2.1 词法约定
2.2 数据类型
2.3 表达式
第3章 Verilog HDL行为描述
3.1 Verilog HDL的基本描述形式
3.2 结构化过程语句
3.3 顺序块和并行块
3.4 过程赋值语句
3.5 条件语句
3.6 多路分支语句
3.7 条件语句和多路分支语句的比较
3.8 循环语句
3.9 时序控制
第4章 组合逻辑建模
4.1 数字电路建模方式
4.2 组合逻辑的门级描述
4.3 组合逻辑的数据流描述
4.4 组合逻辑的行为描述
4.5 组合逻辑建模实例
第5章 时序逻辑建模
5.1 时序逻辑建模概述
5.2 寄存器和锁存器的设计
5.3 寄存器和锁存器的推断
5.4 存储器的设计与建模
5.5 在设计中使用同步时序逻辑
5.6 同步有限状态机
5.7 时序逻辑建模实例
第6章 行为级仿真模型建模
6.1 行为级建模概述
6.2 仿真时间和时序控制
6.3 仿真模型建模实例
第7章 各层次Verilog HDL描述形式与电路建模
7.1 基本的数字电路单元模块
7.2 各抽象层次的Verilog HDL描述形式
7.3 Verilog HDL仿真机制基础
第8章 任务和函数
8.1 任务说明语句
8.2 函数说明语句
8.3 任务和函数的联系与区别
8.4 系统自定义任务和函数
第9章 编译预处理
9.1 'define 'undef
9.2 'ifdef 'else 'elsif 'endif 'ifndef
9.3 'include
9.4 'timescale
9.5 预编译处理实例
第10章 Verilog HDL设计与综合中的陷阱
10.1 阻塞语句与非阻塞语句
10.2 敏感变量的不完备性
10.3 锁存器的产生与危害
10.4 组合逻辑反馈
10.5 for循环
10.6 优先级与并行编码
10.7 多路控制分支结构
10.8 复位电路设计问题与改进
第11章 异步设计与同步设计的时序分析
11.1 亚稳态的物理意义
11.2 亚稳态与建立时间、保持时间、异步复位恢复时间
11.3 亚稳态的恢复时间Tr与同步寄存器的MTBF
11.4 同步系统时钟频率
11.5 False Path基本概念
参考文献
